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clock_gating_methodology

clock

gating

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Clock Gating Methodology

for

Power and CTS QoR

Agenda

•Objective

• Introduction to clock gating

• Clock gating methodology

– Overview

– RTL synthesis

– Physical synthesis

– Clock tree synthesis

– Summary of recommendations

• Sample results

• Planned enhancements

• Summary

Objective

• Describe the clock gating methodology to meet target

– Skew

– Insertion delay

–Power

• Discuss recommendations during

– RTL synthesis using Design Compiler

– Physical synthesis using IC Compiler or Physical Compiler

– Clock tree synthesis using IC Compiler or Astro

Agenda

•Objective

• Introduction to clock gating

• Clock gating methodology

– Overview

– RTL synthesis

– Physical synthesis

– Clock tree synthesis

– Summary of recommendations

• Sample results

• Planned enhancements

• Summary

What is Clock Gating?

• Register banks disabled during some clock cycles

– Typical implementation uses multiplexers

– Clock gating cell replaces multiplexers

CLK

gclk

Low

activity

CLK

High

activity

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