Verilog实现简易单周期和多周期 CPU 【100013154】

| | 成 绩 | : | | ------ | --------------------- | --------------------- | | 实验二 | 多周期 CPU 设计与实现 | 多周期 CPU 设计与实现 | # 一、实验目的 1. 认识和掌握多周期数据通路图的构成、原理及其设计方法； 2. 掌握多周期 CPU 的实现方法，代码实现方法； 3. 编写一个编译器，将 MIPS 汇编程序编译为二进制机器码； 4. 掌握多周期 CPU 的测试方法; 5. 掌握多周期 CPU 的实现方法。 # 二、实验内容 设计一个多周期 CPU，该 CPU 至少能实现以下指令功能操作。需设计的指令与格式如下： **==> 算术运算指令** - add rd, rs, rt | 000000 | rs(5 位) | rt(5 位) | rd(5 位) | reserved | | ------ | -------- | -------- | -------- | -------- | | | | | | | 功能：rd<－rs + rt。 - sub rd, rs, rt | 000001 | rs(5 位) | rt(5 位) | rd(5 位) | reserved | | ------ | -------- | -------- | -------- | -------- | | | | | | | 完成功能：rd<－rs － rt。 - addiu rt, rs, immediate 功能：rt<－rs + (sign-extend)immediate。 **==> 逻辑运算指令** - and rd , rs , rt | 010000 | rs(5 位) | rt(5 位) | rd(5 位) | reserved | | ------ | -------- | -------- | -------- | -------- | | | | | | | 功能：rd←rs & rt；逻辑与运算。 - andi rt , rs ,immediate | 010001 | rs(5 位) | rt(5 位) | immediate(16 位) | | ------ | -------- | -------- | ---------------- | | | | | | 功能：rt←rs & (zero-extend)immediate；immediate 做“0”扩展再参加“与”运算。 - ori rt , rs ,immediate | 010010 | rs(5 位) | rt(5 位) | immediate(16 位) | | ------ | -------- | -------- | ---------------- | | | | | | 功能：rt←rs | (zero-extend)immediate；immediate 做“0”扩展再参加“或”运算。 - xori rt , rs , immediate 功能：rt←rs (zero-extend)immediate；immediate 做“0”扩展再参加“异或”运算。 **==> 移位指令** - sll rd, rt,sa | 011000 | 未用 | rt(5 位) | rd(5 位) | sa | reserved | | ------ | ---- | -------- | -------- | -- | -------- | | | | | | | | 功能：rd<－rt<<(zero-extend)sa，左移 sa 位 ，(zero-extend)sa。 **==> 比较指令** - slti rt, rs,immediate 带符号 | 100110 | rs(5 位) | rt(5 位) | immediate(16 位) | | ------ | -------- | -------- | ---------------- | | | | | | 功能：if (rs <(sign-extend)immediate) rt =1 else rt=0， 具体请看表 2 ALU 运算功能表，带符号。 - slt rd, rs, rt 带符号 | 100111 | rs(5 位) | rt(5 位) | rd(5 位) | reserved | | ------ | -------- | -------- | -------- | -------- | | | | | | | 功能：if (rs<rt) rd =1 else rd=0, 具体请看表 2 ALU 运算功能表，带符号。 **==> 存储器读写指令** - sw rt, immediate(rs) 功能：memory[rs+ (sign-extend)immediate]<－rt。即将 rt 寄存器的内容保存到 rs 寄存器内容和立即数符号扩展后的数相加作为地址的内存单元中。 - lw rt, immediate(rs) 功能：rt <－ memory[rs + (sign-extend)immediate]。即读取 rs 寄存器内容和立即数符号扩展后的数相加作为地址的内存单元中的数，然后保存到 rt 寄存器中。 **==> 分支指令** - beq rs,rt, immediate (说明：immediate 从 pc+4 开始和转移到的指令之间间隔条数） | 110100 | rs(5 位) | rt(5 位) | immediate(16 位) | | ------ | -------- | -------- | ---------------- | | | | | | 功能：if(rs=rt) pc <－pc + 4 + ((sign-extend)immediate <<2) else pc <－pc + 4。 - bne rs,rt, immediate (说明：immediate 从 pc+4 开始和转移到的指令之间间隔条数） | 110101 | rs(5 位) | rt(5 位) | immediate(16 位) | | ------ | -------- | -------- | ---------------- | | | | | | 功能：if(rs!=rt) pc <－pc + 4 + ((sign-extend)immediate <<2) else pc <－pc + 4。 - bltz rs,immediate | 110110 | rs(5 位) | 00000 | immediate | | ------ | -------- | ----- | --------- | | | | | | 功能：if(rs<$0) pc←pc + 4 +( (sign-extend)immediate <<2) else pc ←pc + 4。 **==> 跳转指令** - j addr | 111000 | addr[27:2] | | ------ | ---------- | | | | 功能：pc <－{(pc+4)[31:28],addr[27:2],2'b00}，跳转。 说明：由于 MIPS32 的指令代码长度占 4 个字节，所以指令地址二进制数最低 2 位均为 0，将指令地址放进指令代码中时，可省掉！这样，除了最高 6 位操作码外，还有 26 位可用于存放地址，事实上，可存放 28 位地址，剩下最高 4 位由 pc+4 最高 4 位拼接上。 - jr rs | 111001 | rs(5 位) | 未用 | 未用 | reserved | | ------ | -------- | ---- | ---- | -------- | | | | | | | 功能：pc <－ rs，跳转。 **==> 调用子程序指令** - jal addr | 111010 | addr[27:2] | | ------ | ---------- | | | | 功能：调用子程序，pc <－ {(pc+4)[31:28],addr[27:2],2'b00}；$31<－pc+4，返回地址设置；子程序返回，需用指令 jr $31。跳转地址的形成同 j addr 指令。 **==> 停机指令** - halt (停机指令) | 111111 | 00000000000000000000000000(26 位) | | ------ | --------------------------------- | | | | 不改变 pc 的值，pc 保持不变。 # 三、实验原理 多周期 CPU 指的是将整个 CPU 的执行过程分成几个阶段，每个阶段用一个时钟去完成，然后开始下一条指令的执行，而每种指令执行时所用的时钟数不尽相同，这就是所谓的多周期 CPU。CPU 在处理指令时，一般需要经过以下几个阶段： 1. 取指令(IF)：根据程序计数器 pc 中的指令地址，从存储器中取出一条指令，同时， pc 根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入 pc，当然得到的“地址”需要做些变换才送入 pc。 2. 指令译码(ID)：对取指令操作中得到的指令进行分析并译码，确定这条指令需要完 成的操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。 3. 指令执行(EXE)：根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移到结果写回状态。 4. 存储器访问(MEM)：所有需要访问存储器的操作都将在这个步骤中执行，该步骤给 出存储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数据地址单元中的数据。 5. 结果写回(WB)：指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存 器中。 实验中就按照这五个阶段进行设计，这样一条指令的执行最长需要五个(小)时钟周期才能完成，但具体情况怎样？要根据该条指令的情况而定，有些指令不需要五个时钟周期的， 这就是多周期的 CPU。  图 1 多周期 CPU 指令处理过程 MIPS 指令的三种格式：  其中， op：为操作码； rs：为第 1 个源操作数寄存器，寄存器地址（编号）是 00000~11111，00~1F； rt：为第 2 个源操作数寄存器，或目的操作数寄存器，寄存器地址（同上）； rd：为目的操作数寄存器，寄存器地址（同上）； sa：为位移量（shift amt