Xilinx 50Gb以太网中文手册（pg211）

40G/50G High Speed Ethernet

Subsystem v3.3

产品指南

Vivado Design Suite

PG211 (v3.3) 2022 年 11 月 3 日

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赛灵思⽮志不渝地为员⼯、客户与合作伙伴打造有归属感的包容性环境。

为此，我们正从产品和相关宣传资料中删除⾮包容性语⾔。我们已发起内

功能特性.......................................................................................................................................................................... 4

IP 相关信息......................................................................................................................................................................5

第 2 章：概述...............................................................................................................................................................6

按设计进程浏览内容........................................................................................................................................................6

子系统概述.......................................................................................................................................................................6

功能特性总结...................................................................................................................................................................7

应用..................................................................................................................................................................................8

许可和订购.......................................................................................................................................................................8

第 3 章：产品规格..................................................................................................................................................10

典型操作方法.................................................................................................................................................................11

自动协商 (AN) 和链路训练 (LT).................................................................................................................................... 36

链路训练描述.................................................................................................................................................................44

使用 AXI4-Lite 接口对 40G/50G High Speed Ethernet 执行开发板测试...................................................................46

前向纠错 (FEC).............................................................................................................................................................. 47

PCS 变体........................................................................................................................................................................ 47

AXI4-Lite 寄存器空间.................................................................................................................................................... 55

第 4 章：利用子系统进行设计.....................................................................................................................112

通用设计指南...............................................................................................................................................................112

时钟设置...................................................................................................................................................................... 113

LogiCORE 设计示例时钟设置和复位..........................................................................................................................117

自定义和生成子系统....................................................................................................................................................144

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40G/50G High Speed Ethernet Subsystem 2

约束子系统.................................................................................................................................................................. 152

仿真..............................................................................................................................................................................153

综合与实现.................................................................................................................................................................. 156

第 6 章：设计示例................................................................................................................................................157

共享逻辑实现...............................................................................................................................................................209

AXI4-Lite 接口实现......................................................................................................................................................210

AXI4-Lite 接口用户逻辑.............................................................................................................................................. 211

IEEE 第 91 条 (RS-FEC) 集成....................................................................................................................................... 214

第 7 章：测试激励文件..................................................................................................................................... 216

附录 A：升级............................................................................................................................................................217

从 v2.2 到 v2.3 的更改.................................................................................................................................................217

从 v2.1 到 v2.2 的更改.................................................................................................................................................218

从 v2.0 到 v2.1 的更改.................................................................................................................................................218

从 v2.0（2016 年 10 月 5 日）到 v2.0（2016 年 11 月 30 日）的更改.....................................................................219

硬件调试...................................................................................................................................................................... 227

接口调试...................................................................................................................................................................... 229

协议调试...................................................................................................................................................................... 230

附录 C：暂停处理接口...................................................................................................................................... 233

TX 暂停生成.................................................................................................................................................................233

RX 暂停终止.................................................................................................................................................................234

附录 D：附加资源与法律声明..................................................................................................................... 238

赛灵思资源.................................................................................................................................................................. 238

Documentation Navigator 与设计中心....................................................................................................................238

参考资料...................................................................................................................................................................... 238

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40G/50G High Speed Ethernet Subsystem 3

• 根据 25G 以太网联盟（以太网技术联盟）的 Schedule 3 所定义的以太网 50 Gb/s 运行要求而设计。请参阅页面底

部的注释。

• 根据 IEEE 802.3 第 82 条《IEEE 以太网标准》（IEEE 802.3-2015 标准）定义的 40 Gb/s 运行要求而设计。

• 包含完整的以太网 MAC 和 PCS 功能或独立 PCS。

• 数据包导向的简单用户接口。

• 低时延模式。

• 全方位的统计数据收集。

• 对应所有主要功能指示符的状态信号。

• 随顶层封装一起交付，包括功能性收发器封装、IP 网表、测试脚本样本以及 Vivado

40G/50G High Speed Ethernet Subsystem 4

支持的器件系列 Versal

®

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™

®

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®

支持的用户接口 适用于 50 Gb/s 的 128 位跨接包 AXI4-Stream

适用于 40 Gb/s 的 128 位跨接包或 256 位 AXI4-Stream

资源 性能和资源使用情况网页

设计文件 加密 RTL

设计示例 Verilog

测试激励文件 Verilog

约束文件 赛灵思设计约束 (XDC)

仿真 如需了解受支持的仿真器的相关信息，请参阅赛灵思设计工具：版本说明指南。

综合 Synopsys 或 Vivado 综合

版本说明和已知问题 主答复记录：54690

所有 Vivado IP 更改日志 Vivado IP 主更改日志：72775

赛灵思技术支持网页

注释：

1. 如需了解受支持的第三方工具版本的相关信息，请参阅赛灵思设计工具：版本说明指南。

2. 请联系赛灵思技术支持以了解设计要求。

第 1 章：简介

40G/50G High Speed Ethernet Subsystem 5