标题中的"FPGA程序设计实验报告JK触发器"指的是一个基于FPGA（Field-Programmable Gate Array）的实验，该实验旨在设计并仿真一个JK触发器。JK触发器是数字逻辑电路中的基本组件，用于存储和传递二进制信息。在FPGA中，这种触发器可以通过Verilog HDL（硬件描述语言）编程实现。
实验的目的在于理解和模拟JK触发器的异步清零和置1功能，以及在输出q上的显示控制。JK触发器具有四个输入端：clk（时钟）、j、k、r和s，以及两个输出端：q和seg。其中，clk是时钟信号，j和k是JK触发器的输入，r和s是清零和置1的异步输入。输出q表示触发器的状态，seg用于显示q的值，当q为1时显示1，为0时显示0。
程序代码中，定义了一个名为JK的模块，该模块接收时钟、j、k、r、s输入，并提供q和seg的输出。在always @(posedge clk)语句块内，代码检查了时钟的上升沿，并根据r和s的值来决定如何更新q。同时，当q的值变化时，seg也会相应地更新以显示q的当前状态。
在三．仿真结果部分，实验通过Quartus软件进行了编译和仿真。结果显示，JK触发器在不同输入条件下对q值的影响。在r=1，s=0时，q被强制为0；在r=0，s=1时，q被强制为1；而在r和s都为0时，q的值取决于j和k的输入以及上一个时钟周期的q值。仿真还验证了在各种j和k组合下，q的预期变化，例如j=1，k=1时，q会在每个时钟上升沿翻转其状态。
实验小结部分提到了通过一个学期的学习，实验者已经掌握了Quartus的基本使用，理解了并行程序处理的方式，以及解决了一些并发处理同一变量时可能出现的问题。此外，他们也熟悉了Verilog HDL的基础语法，并能独立编写简单的分频和数据选择程序。
参考资料《verilog 黄金参考指南中文版》可能是实验者在学习过程中参考的教材，提供了关于Verilog语言的详细信息，帮助理解并实现FPGA设计。
这个实验涵盖了FPGA编程的基础，包括Verilog HDL的使用，JK触发器的逻辑设计，以及数字逻辑电路的仿真验证。通过这样的实验，学生能够深入理解数字逻辑系统的工作原理，并提升其在FPGA设计方面的技能。
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