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定时器Verilog程序代码.zip
定时器Verilog程序代码.zip
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Quartus
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程序功能:设计一个60s以内的定时功能,可以设60s内任何时间作为倒计时的起点。倒计时用2位数码管显示,计时结束时用1只彩灯作为提示。
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定时器Verilog程序代码.zip
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定时器Verilog程序代码
dingshiqi.map.summary
460B
dingshiqi.dpf
239B
dingshiqi.asm.rpt
7KB
dingshiqi.done
26B
dingshiqi.tan.rpt
89KB
db
dingshiqi.map.hdb
10KB
dingshiqi.rtlv.hdb
11KB
dingshiqi.map.qmsg
18KB
dingshiqi.cmp.ecobp
28B
dingshiqi.sld_design_entry_dsc.sci
154B
dingshiqi.rtlv_sg_swap.cdb
1KB
dingshiqi.cmp.bpm
614B
dingshiqi.map_bb.hdb
10KB
dingshiqi.sgdiff.cdb
5KB
dingshiqi.hif
2KB
dingshiqi.cmp_bb.hdb
10KB
dingshiqi.fit.qmsg
45KB
dingshiqi.tan.qmsg
121KB
dingshiqi.cmp_bb.cdb
9KB
dingshiqi.(0).cnf.cdb
3KB
prev_cmp_dingshiqi.qmsg
203KB
dingshiqi.map.logdb
4B
dingshiqi.cmp_bb.rcf
4KB
dingshiqi.(3).cnf.cdb
2KB
dingshiqi.(2).cnf.cdb
1KB
dingshiqi.cmp2.ddb
45KB
dingshiqi.map.ecobp
28B
dingshiqi.dbp
0B
dingshiqi.(1).cnf.cdb
2KB
dingshiqi.asm_labs.ddb
67KB
dingshiqi.cmp.logdb
4B
dingshiqi.(0).cnf.hdb
1KB
dingshiqi.cmp0.ddb
85KB
prev_cmp_dingshiqi.asm.qmsg
2KB
dingshiqi.map.bpm
610B
dingshiqi.(4).cnf.cdb
932B
dingshiqi.psp
3B
dingshiqi.pss
596B
dingshiqi.eco.cdb
161B
dingshiqi.tis_db_list.ddb
174B
dingshiqi.asm.qmsg
2KB
dingshiqi.rtlv_sg.cdb
7KB
prev_cmp_dingshiqi.fit.qmsg
45KB
dingshiqi.pre_map.hdb
11KB
dingshiqi.map.cdb
6KB
dingshiqi.cmp.rdb
24KB
dingshiqi.(3).cnf.hdb
1KB
dingshiqi.cmp.tdb
17KB
dingshiqi.(4).cnf.hdb
1KB
dingshiqi.pre_map.cdb
8KB
dingshiqi.sgdiff.hdb
11KB
dingshiqi.(1).cnf.hdb
2KB
dingshiqi.cbx.xml
91B
prev_cmp_dingshiqi.tan.qmsg
121KB
dingshiqi.sld_design_entry.sci
154B
dingshiqi.map_bb.cdb
6KB
dingshiqi.signalprobe.cdb
427B
dingshiqi.(2).cnf.hdb
1009B
dingshiqi.hier_info
4KB
dingshiqi.cmp_bb.logdb
4B
dingshiqi.db_info
137B
dingshiqi.cmp.cdb
20KB
dingshiqi.syn_hier_info
0B
prev_cmp_dingshiqi.map.qmsg
18KB
dingshiqi.cmp.hdb
10KB
dingshiqi.map_bb.logdb
4B
dingshiqi.pin
27KB
dingshiqi.pof
512KB
dingshiqi.qpf
913B
dingshiqi.fit.rpt
105KB
dingshiqi.qsf
3KB
dingshiqi.fit.smsg
513B
dingshiqi.flow.rpt
5KB
dingshiqi.qws
467B
dingshiqi.sof
148KB
dingshiqi.tan.summary
2KB
dingshiqi.map.rpt
24KB
dingshiqi.fit.summary
599B
dingshiqi.bdf
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