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文库首页硬件开发嵌入式Xilinx fifo 双边跨时钟的使用实例

Xilinx fifo 双边跨时钟的使用实例

共25个文件

v：8个

vhd：4个

xdc：3个

FPGA

Verilog

FIFO

Xilinx

需积分: 46 13 下载量 85 浏览量 2022-10-15 01:08:55 上传评论收藏 16.61MB ZIP 举报

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1. 将fifo_data_in.v、fifo_test_top.v和fifo_32_4096_16.xci导入已建好的工程中的资源中。 2. 将fifo_test_tb.v导入仿真资源中。 3. 运行simulation 说明:FIFO使用方法在本人主页有说明,希望可以自主调试,不借助资料包.

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收起资源包目录

Xilinx_fifo_test.zip （25个子文件）

Xilinx_fifo_test

fifo_test_top.v 2KB

fifo_test_tb.v 1KB

fifo_data_in.v 1KB

fifo_32_4096_16

hdl

fifo_generator_v13_2_vhsyn_rfs.vhd 2.34MB

blk_mem_gen_v8_4_vhsyn_rfs.vhd 14.18MB

fifo_generator_v13_2_rfs.vhd 1.38MB

fifo_generator_v13_2_rfs.v 582KB

fifo_32_4096_16.vho 4KB

fifo_32_4096_16.xci 70KB

fifo_32_4096_16.xdc 3KB

fifo_32_4096_16.veo 3KB

fifo_32_4096_16_sim_netlist.vhdl 336KB

sim

fifo_32_4096_16.v 15KB

fifo_32_4096_16_clocks.xdc 4KB

fifo_32_4096_16.dcp 155KB

doc

fifo_generator_v13_2_changelog.txt 10KB

fifo_32_4096_16_stub.v 2KB

fifo_32_4096_16_ooc.xdc 2KB

simulation

fifo_generator_vlog_beh.v 442KB

fifo_32_4096_16_stub.vhdl 2KB

fifo_32_4096_16_sim_netlist.v 249KB

synth

fifo_32_4096_16.vhd 38KB

fifo_32_4096_16.xml 589KB

readme.txt 264B

pg057-fifo-generator.pdf 4.04MB

共 25 条

1. 点击“Add Sources”-"Add or create design sources"将fifo_data_in.v、fifo_test_top.v和fifo_32_4096_16.xci导入已建好的工程中。 2. 点击“Add Sources”-"Add or create simulation sources" 将fifo_test_tb.v导入工程中。 3. 运行simulation