如何编写testbench的总结
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2017-09-16
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如何编写 testbench 的总结（非常实用的总结）
1．激励的设置
相应于被测试模块的输入激励设置为 reg 型，输出相应设置为 wire 类型，双向
端口 inout 在测试中需要进行处理。
方法 1：为双向端口设置中间变量 inout_reg 作为该 inout 的输出寄存，inout
口在 testbench 中要定义为 wire 型变量，然后用输出使能控制传输方向。
eg：
inout [0:0] bi_dir_port;
wire [0:0] bi_dir_port;
reg [0:0] bi_dir_port_reg;
reg bi_dir_port_oe;
assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz;
用 bi_dir_port_oe 控制端口数据方向，并利用中间变量寄存器改变其值。等于
两个模块之间用 inout 双向口互连。往端口写（就是往模块里面输入?/span>
方法 2：使用 force 和 release 语句，这种方法不能准确反映双向端口的信
号变化，但这种方法可以反映块内信号的变化。具体如示：
module test();
wire data_inout;
reg data_reg;
reg link;
#xx; //延时
force data_inout=1'bx; //强制作为输入端口
...............
#xx;
release data_inout; //释放输入端口
endmodule
从文本文件中读取和写入向量
1）读取文本文件：用 $readmemb 系统任务从文本文件中读取二进制向
量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例
如：
reg [7:0] mem[1:256] // a 8-bit, 256-word
定义存储器 mem
initial $readmemh ( "mem.data", mem ) // 将.dat 文件读入寄存器 mem 中
initial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数
据的地址始终
$fopen 例如： 2）输出文本文件：打开输出文件用
integer out_file; // out_file 是一个文件描述，需要定义为 integer 类型
out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就
是最终的输出文本
设计中的信号值可以通过$fmonitor, $fdisplay,
6．Verilog Testbench 信号记录的系统任务:
1). SHM 数据库可以记录在设计仿真过程中信号的变化. 它只在 probes 有效
的时间内记录你 set probe on 的信号的变化.
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