VHDL 的 testbench 的编写
大多数硬件设计人员对 verilog 的 testbench 比较熟悉,那是因为 verilog 被设计出
来的目的就是为了用于测试使用,也正是因为这样 verilog 的语法规则才被设计得更
像 C 语言,而 verilog 发展到后来却因为它更接近 C 语言的语法规则,设计起来更加
方便,不像 VHDL 那也死板严密,所以 verilog 又渐渐受到硬件设计者们的青睐。但其
实 VHDL 在最开始也是具有测试能力的,而且它的语法严密,但我们同样可以用它来编
写我们的测试文件。
大多数硬件设计人员对 verilog 的 testbench 比较熟悉,那是因为 verilog 被设计出来
的目的就是为了用于测试使用,也正是因为这样 verilog 的语法规则才被设计得更像 C
语言,而 verilog 发展到后来却因为它更接近 C 语言的语法规则,设计起来更加方便,
不像 VHDL 那也死板严密,所以 verilog 又渐渐受到硬件设计者们的青睐。但其实 VHDL
在最开始也是具有测试能力的,而且它的语法严密,但我们同样可以用它来编写我们的
测试文件。
下面以一个 8bit 计数器为例子给出个简单的 testbench 模板及注释: