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axi_full.zip
axi_full.zip
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AXI-full
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AXI-full总线主从仿真源码+时序图.可以直接加入vivado进行仿真、测试
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MIG控制器AXI接口控制设计
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FPGA实现MIG控制器AXI接口设计,实现DDR突发传输,调试OK,适用于大项目中DDR控制使用。
ZYNQ AXI 读写
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本文介绍了zynq-7000在vivado下面AXI总线的读写介绍和实际操作。
axi_datamover.pdf
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xilinx IP资料:datamover内核资料,该资料基于axi总线,可以用于xilinx zynq 7000系列数据传输
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zynq使用DATAMOVER实现DDR到PL数据搬运的代码,用于学习ZYNQ的逻辑编程
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AXI-stream总线主从仿真源码+时序图.可以直接加入vivado进行仿真、测试
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AXI-lite总线主从仿真源码+时序图.可以直接加入vivado进行仿真、测试
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FPGA学习经验的总结之一:AXI4协议
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AXI(Advanced eXtensible Interface)是一种总线协议,该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分,是一种面向高性能、高带宽、低延迟的片内总线
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axi_full.zip
(5个子文件)
axi_full
axi_full_v1_S00_AXI.v
22KB
tb_AXI_full_behav.wcfg
12KB
axi_full_v1_M00_AXI.v
60KB
tb_AXI_full.v
6KB
axi_full_v1.v
9KB
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wangyuti
2020-05-04
可以用,谢谢
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