AXI-full

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: AXI-full.zip_AXI_DDR AXI_alongfdd_axi ddr axi协议中的full子协议，可用于直接访问zynq器件的ddr器件。
评级：0 浏览量：63 收藏量：0 资源大小：8KB 上传时间：2022-09-21

: ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯，的示例工程，希望对的广大博友有所帮助.zip ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯，的示例工程，希望对的广大博友有所帮助.zip
评级：5 浏览量：6 收藏量：0 资源大小：254B 上传时间：2024-03-21

: axi_full.zip AXI-full总线主从仿真源码+时序图.可以直接加入vivado进行仿真、测试
评级：4 浏览量：697 收藏量：6 资源大小：17KB 上传时间：2019-10-11

: 基于XDMA核和AXI4协议实现PCIE数据读写（二）：自编AXI4Slave核此核实现了AXI4协议数据转换为AXI-stream协议数据，完成了数据格式转换，便于后端开发。通过修改实现了数据的完美读写。
评级：1 浏览量：3920 收藏量：11 资源大小：25KB 上传时间：2020-08-18

: Designing-a-Custom-AXI-Slave-Peripheral:使用Xilinx Vivado工具创建自定义AXI-lite从属外围设备的指南设计定制的AXI从属外设使用Xilinx Vivado工具创建自定义AXI-lite从属外围设备的指南这是一份针对希望在Xilinx嵌入式处理器系统中设计自己的AXI4-lite从属外设的用户的应用笔记。该版本的应用笔记是使用为。此...
评级：0 浏览量：262 收藏量：0 资源大小：1.09MB 上传时间：2021-05-13

: AMBA-AXI_full Specification.pdf AMBA-AXI_full Specification.pdf
评级：0 浏览量：18 收藏量：0 资源大小：484KB 上传时间：2023-11-16

: 快速示例如何使用AXI4-Full接口（突发）为Zynq(ZedBoard)生成自定义AXI4IP_SystemVeri.zip 快速示例如何使用AXI4-Full接口（突发）为Zynq(ZedBoard)生成自定义AXI4IP_SystemVeri.zip
评级：0 浏览量：38 收藏量：0 资源大小：1.37MB 上传时间：2023-04-29

: ds669-axi-interface-kc705-microblaze-processor.pd_文章/文档_PDF_ KC705 Embedded Kit full datasheet
评级：0 浏览量：75 收藏量：0 资源大小：385KB 上传时间：2021-08-11

: AXI4-master源码分析 AXI4-master源码分析 AXI4-master源码分析 AXI4-master源码分析
评级：4 浏览量：1218 收藏量：4 资源大小：86KB 上传时间：2018-06-08

: 简易版AXI_BFM-master-slave verilog实现（包含testbech）一个简易版AXI_BFM-master-slave verilog实现（包含testbech），不是很完整，但是可以参考。
评级：1 浏览量：2112 收藏量：7 资源大小：1.61MB 上传时间：2020-08-09

: IHI0051A_amba4_axi4_stream_v1_0_protocol_spec_axi4stream协议_ AXI4-stream总线协议不同于AXI4-lite是AXI4-full协议。后者是基于内存映射的，传输时需要提供要操作的内存地址。而AXI4-stream是面向流的传输，不涉及到内存地址。就像串口发送数据的时候，只按一定的波特率往出发送...
评级：0 浏览量：98 收藏量：0 资源大小：321KB 上传时间：2021-10-03

: dma:用于AXI DMALinux UIO驱动程序 UDMA背景我们习惯于通过UIO驱动程序来控制自定义的AXI4-Full / Lite IP，而不是AXI4-Stream IP。由于AXI4-Stream IP具有不同的体系结构（customStreamIP.jpg），因此不会创建UIO设备节点。而是出现DMA控制器，而...
评级：0 浏览量：447 收藏量：2 资源大小：3.64MB 上传时间：2021-04-29

: Collection of AXI4 and AXI4 lite bus components. Introduction Collection of AXI4 and AXI4 lite bus components. Most components are fully parametrizable in interface widths. Includes full cocotb testbenches that utilize cocotbext-axi.
评级：0 浏览量：47 收藏量：0 资源大小：430KB 上传时间：2022-10-12

: Custom_AXI_IP_For_Vivado_IP_Integrator.zip_Custom_AXI_axi stream 使用 VIVADO 工具简单高效的创建AXI接口的ip，支持 AXI4LITE, AXI4-STREAM, AXI4-FULL 可方便的实现IP间互联
评级：5 浏览量：72 收藏量：0 资源大小：1.48MB 上传时间：2022-07-14

: 片上系统加速器SoC 从AXI-Lite到AXI-Full 作者：Minh Quang Tran和Nguyen Tien Dat Tran 主题：使用Xilinx Ultra96 FPGA加速图像处理领域的运营商任务1有两个文件： 1_bitsteam file: Bitstream of MysteryReg IP core 2_mmap file...
评级：0 浏览量：124 收藏量：0 资源大小：3.47MB 上传时间：2021-03-03

: xilinx_com_hls_sigmoid_1_0.zip 内部就有各个寄存器的.h，其中这个IP是用axi-lite进行配置的，外挂BRAM的interface用于读取，外接AXI-full接口用于输出数据。
评级：0 浏览量：132 收藏量：0 资源大小：124KB 上传时间：2019-06-22

: 鹏哥DIY--ZYNQ进阶之路13工程.rar 该工程为本博主博客：ZYNQ进阶之路13--自定义AXI-FULL IP实现PS和PL双向高速通讯，的示例工程，希望对的广大博友有所帮助
评级：4 浏览量：727 收藏量：6 资源大小：45.43MB 上传时间：2019-05-21

: UTMI HOST MODLE This IP core is a cutdown USB host controller which allows communications with full-speed (12mbps) USB devices. The IP is accessed via an AXI4-Lite slave register interface for control, status and ...
评级：0 浏览量：55 收藏量：0 资源大小：54KB 上传时间：2023-04-11

: 基于xilinx vivado 的DDR3 IP核扩展IP FDMA 的使用详解本文是关于FDMA ip的使用详解，主要从ip的设置与使用两方面介绍。...通过这个 IP 我们可以方便地进行 AXI4 FULL MASTER 的操作，比如我们经常要读写 DDR，那么只要挂到 AXI4 总线上就可以利用这个 IP 实现。
评级：0 浏览量：1159 收藏量：0 资源大小：568KB 上传时间：2021-01-13

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: TCL TK 语言8.5编程指导 VIVADO经常使用TCL脚本对FPGA进行调试,通过JTAG转AXI对内部模块进行控制,但是TCL语言书籍比较少,这边是一个英文的TCL语言学习书籍. Preface 1 Chapter 1: The Tcl Shell 5 Introduction 5 The Tcl shell 6 Writing ...
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: ADXL330 SUNSTAR商斯达实业集团 with a minimum full-scale range of ±3 g. It can measure the static acceleration of gravity in tilt-sensing applications, as w as dynamic acceleration resulting from motion, shock, or vibration.
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