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西南交大数电实验报告.docx
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□原理图设计
quartus
2.实验仿真波
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实验四:
Verilog
述组合逻辑电路
描
1. 一位数值比较器
1.1 源代码
module compare(a_gt,a_eq,a_lt,a,b);
input a,b;
output a_gt,a_eq,a_lt;
assign a_gt=a&~b;
assign a_eq=a&b|~a&~b;
assign a_lt=~a&b;
endmodule
1.2 代码生成原理图
=z
,"顽
2. 七段译码器
2.1 源代码
module decode4_7(codeout,indec);
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不吃鸳鸯锅
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