实验四：Verilog 描述组合逻辑电路
1.一位数值比较器
1.1 源代码
module compare(a_gt,a_eq,a_lt,a,b);
input a,b;
output a_gt,a_eq,a_lt;
assign a_gt=a&~b;
assign a_eq=a&b|~a&~b;
assign a_lt=~a&b;
endmodule
1.2 代码生成原理图
2.七段译码器
2.1 源代码
module decode4_7(codeout,indec);
input[3:0] indec;
output[6:0] codeout;
reg[6:0] codeout;
always@(indec)
begin
case(indec)
4'd0:codeout=7'b1111110;
4'd1:codeout=7'b0110000;
4'd2:codeout=7'b1101101;
4'd3:codeout=7'b1111001;
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