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西南交大数电实验报告材料.pdf

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实验二、三：quartusⅡ原理图设计

2.实验仿真波形

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实验四：Verilog 描述组合逻辑电路

1.一位数值比拟器

module pare(a_gt,a_eq,a_lt,a,b);

input a,b;

output a_gt,a_eq,a_lt;

assign a_gt=a&~b;

assign a_eq=a&b|~a&~b;

assign a_lt=~a&b;

endmodule

2.七段译码器

module decode4_7(codeout,indec);

input[3:0] indec;

output[6:0] codeout;

reg[6:0] codeout;

always(indec)

begin

case(indec)

4'd0:codeout=7'b1111110;

4'd1:codeout=7'b0110000;

4'd2:codeout=7'b1101101;

4'd3:codeout=7'b1111001;

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