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2021~2022 学年 第二学期
《系 统 硬 件 综 合 设 计》
设 计 报 告
班 级______________学 号 _____________
姓 名______________成 绩 _____________
2022 年 月
基于Verilog HDL的五级流水线RISC-V CPU设计+设计报告.zip
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2024-01-16
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基于Verilog HDL的五级流水线RISC-V CPU设计+设计报告.zip （34个子文件） 
项目说明.md 3KB 设计报告.md 6KB
自述 设计报告.md 6KB images 
asm.jpg 110KB
schematic.png 271KB cpu_sche.png 75KB 4_cda.jpg 129KB timing_check.png 32KB simu.png 86KB
2022.11版_系统硬件综合设计报告模板.docx 55KB openriscv openriscv_min_sopc_tb_behav.wcfg 3KB openriscv.xpr 16KB openriscv.srcs constrs_1 imports HardwareDesign EGo1.xdc 4KB new debug.xdc 10KB sources_1 imports 7-seg x7seg.v 2KB x7seg_top.v 505B code id.v 19KB define.v 5KB data_ram.v 727B
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资源评论
m0_696822362024-04-14资源中能够借鉴的内容很多，值得学习的地方也很多，大家一起进步！- guangchengsishen2024-04-07发现一个宝藏资源，资源有很高的参考价值，赶紧学起来~
- 买东鹏特饮送蔡包2024-03-17总算找到了想要的资源，搞定遇到的大问题，赞赞赞！ z同学的编程之路2024-03-31好的，谢谢
- 2301_772044352024-03-11资源是宝藏资源，实用也是真的实用，感谢大佬分享~ z同学的编程之路2024-03-31加油啊啊
