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© July 2010 Altera Corporation Quartus II Handbook Version 10.0 Volume 1: Design and Synthesis
Contents
Chapter Revision Dates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xix
Section I. Design Flows
Chapter 1. Design Planning with the Quartus II Software
Creating Design Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
Intellectual Property Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
Device Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
Device Migration Planning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
Planning for Device Programming or Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
Early Power Estimation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
Creating Powerplay EPE Spreadsheets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
Early Pin Planning and I/O Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
Simultaneous Switching Noise Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
Selecting Third-Party EDA Tool Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
Synthesis Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
Simulation Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
Formal Verification Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
Planning for On-Chip Debugging Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
Design Practices and HDL Coding Styles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
Design Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
Recommended HDL Coding Styles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
Managing Metastability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
Planning for Hierarchical and Team-Based Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
Flat Compilation Flow with No Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
Incremental Compilation with Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
Planning Design Partitions and Floorplan Location Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
Fast Synthesis and Early Timing Estimation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
Chapter 2. Quartus II Incremental Compilation for Hierarchical and Team-Based Design
Deciding Whether to Use an Incremental Compilation Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
Flat Compilation Flow with No Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
Incremental Capabilities Available When Your Design Has No Partitions . . . . . . . . . . . . . . . . . . 2-2
Incremental Compilation Flow with Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
Team-Based Design Flows and IP Delivery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
Incremental Compilation Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
Steps for Incremental Compilation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
Preparing a Design for Incremental Compilation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
Compiling a Design Using Incremental Compilation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
Common Design Scenarios Using Incremental Compilation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
Reducing Compilation Time When Changing Source Files for One Partition . . . . . . . . . . . . . . . . 2-9
Optimizing a Timing-Critical Partition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
Preserving Results While Adding Additional Design Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
Debugging Incrementally with the SignalTap II Logic Analyzer . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
Deciding which Design Blocks Should Be Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
iv Contents
Quartus II Handbook Version 10.0 Volume 1: Design and Synthesis © July 2010 Altera Corporation
Impact of Design Partitions on Design Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
Design Partition Assignments Compared to Physical Placement Assignments . . . . . . . . . . . . . . . . 2-15
Using Partitions with Third-Party Synthesis Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
Synopsys Synplify Pro/Premier and Mentor Graphics Precision RTL Plus . . . . . . . . . . . . . . . . 2-15
Other Synthesis Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
Creating Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
Creating Design Partitions in the Project Navigator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
Creating Design Partitions In the Design Partitions Window . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
Creating Design Partitions with the Design Partition Planner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
Creating Design Partitions with Tcl Scripting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
Automatically-generated Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
Assessing Partition Quality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
Partition Statistics Reports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19
Partition Timing Reports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19
Incremental Compilation Advisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
Specifying the Level of Results Preservation for
Subsequent Compilations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
Netlist Type for Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
Fitter Preservation Level for Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
Where Are the Netlist Databases Saved? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
Deleting Netlists . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
What Changes Initiate a Partition’s Automatic Resynthesis? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
Resynthesis Due to Source Code Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
Forcing Use of the Compilation Netlist When a Partition has Changed . . . . . . . . . . . . . . . . . . . . 2-27
Exporting Design Partitions from Separate Quartus II Projects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
Preparing the Top-Level Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
Empty Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
Project Management—Making the Top-Level Design Available to Other Designers . . . . . . . . . . . 2-29
Distributing the Top-Level Quartus II Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
Generating Design Partition Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
Exporting Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
Viewing the Contents of a Quartus II Exported Partition File (.qxp) . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
Integrating Partitions into the Top-Level Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
Integrating Assignments from the .qxp File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
Integrating Encrypted IP Cores From .qxp Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
Advanced Importing Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
Team-Based Design Optimization and Third-Party IP Delivery Scenarios . . . . . . . . . . . . . . . . . . . . 2-36
Using an Exported Partition to Send a Design without Including Source Files . . . . . . . . . . . . . . 2-36
Creating Precompiled Design Blocks (or Hard-Wired Macros) for Reuse . . . . . . . . . . . . . . . . . . 2-37
Designing in a Team-Based Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
Enabling Designers on a Team to Optimize Independently . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
Performing Design Iterations With Lower-Level Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-43
Creating a Design Floorplan with LogicLock Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-45
Creating and Manipulating LogicLock Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-46
Changing Partition Placement with LogicLock Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-47
Taking Advantage of the Early Timing Estimator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-47
Incremental Compilation Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-47
When Timing Performance May Not Be Preserved Exactly . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-48
When Placement and Routing May Not Be Preserved Exactly . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-48
Using Incremental Compilation with Quartus II Archive Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-48
Limitations for HardCopy Compilation and Migration Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-49
HardCopy ASIC Migration Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-49
HardCopy ASIC Stand-Alone Compilations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-49
Formal Verification Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50
Contents v
© July 2010 Altera Corporation Quartus II Handbook Version 10.0 Volume 1: Design and Synthesis
SignalProbe Pins and Engineering Change Orders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50
SignalTap II Logic Analyzer in Exported Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50
External Logic Analyzer Interface in Exported Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
Assignments Made in HDL Source Code in Exported Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
Design Partition Script Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
Warnings About Extra Clocks Due to Design Partition Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
Synopsys Design Constraint Files for the TimeQuest Timing Analyzer in
Design Partition Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
Wildcard Support in Design Partition Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-52
Derived Clocks and PLLs in Design Partition Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-52
Pin Assignments for GXB and LVDS Blocks in Design Partition Scripts . . . . . . . . . . . . . . . . . . . 2-52
Virtual Pin Timing Assignments in Design Partition Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-53
Top-Level Ports that Feed Multiple Lower-Level Pins in Design Partition Scripts . . . . . . . . . . . 2-53
Restrictions on Megafunction Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-53
Register Packing and Partition Boundaries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-54
I/O Register Packing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-54
Scripting Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-55
Preparing a Design for Incremental Compilation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-55
Creating Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-55
Setting Properties of Design Partitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-56
Creating Floorplan Location Assignments—Excluding or Filtering Certain Device Elements (Such as
RAM or DSP Blocks) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-57
Generating Design Partition Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-57
Command Line Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-58
Exporting a Partition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-58
Importing a Partition into the Top-Level Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-59
Makefiles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-59
Scripting and Command-Line Application Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-60
Reducing Compilation Time When Changing a Source File for One Partition—Command-Line
Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-60
Optimizing the Placement for a Timing-Critical Partition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-61
Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-61
Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-62
Chapter 3. Quartus II Support for HardCopy Series Devices
HardCopy Series Design Benefits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
Quartus II Features for HardCopy Planning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
HardCopy Development Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Designing the FPGA First . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
Designing the HardCopy Device First . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
HardCopy Utilities Menu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
Companion Revisions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
Compiling the HardCopy Companion Revision . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
Comparing HardCopy and FPGA Companion Revisions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9
Generating a HardCopy Handoff Report . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9
Archiving HardCopy Handoff Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9
HardCopy Advisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10
HardCopy Companion Device Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10
HardCopy Device Resource Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11
HardCopy Recommended Settings in the Quartus II Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
Limit DSP and RAM to HardCopy Device Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13
Enabling Design Assistant to Run During Compile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13
Timing Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13
Constraints for Clock Effect Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13
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