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CycloneIII设计向导(全)
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2010-08-09
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第一篇:芯片选型 第二篇:早期系统规划 第三篇:板级设计考虑 第四篇:设计和编译 写这个系列的文章同时,可以让自己加深对设计各方面的理解。如果发现有不清楚的地方,我会查阅相关的文档,理解后,再写一些专门的文章。
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CycloneIII 设计向导
第一篇:芯片选型
1.考虑器件的资源,包括 LE,ram 资源,硬件乘法器,PLL,全局时钟网络等。
总体来说,对于 FPGA 设计,资源一定要留有余量,否则最后的时序收敛会比较困难。
我认为使用 80%左右是比较合适的。对于资源使用量在 95%以上的设计,除了时序收敛,
可能还会遇到一些你想不到的问题。
A.LE 是 5K 到 120K。要对设计需要的资源做一个估算,120K,对于大部分的应用,
应该是一个很大的数字了。
B.ram 资源为 400K-3888Kbit.注意 ram 块的大小都是 9Kbit,有些模块,比如 fifo,实
际上用不到 9K 的资源。但不管你用多少,都得占用一个 ram(有些情况下占用 0.5 个
ram)。所以 ram 的数量是否足够也得考虑。
C.乘法器的数量 23-288 个。注意是 18*18bit 的乘法器。实际使用时,要看应用需要
的乘法器精度是多少。
D.PLL 的数量为 2-4 个。每个 PLL 可以输出 5 个时钟,一般的设计够用了。如果设
计中的时钟很多,就得仔细考虑了。
E.全局时钟网络为 10-20 个。一般够用,如果设计中有很多时钟或者很多扇出(fan-
out)很大的信号,比如复位信号,也得仔细考虑。
2.考虑引脚,封装和迁移
A.引脚数量。设计前,就要考虑需要多少普通 IO(LVTTL),这个应该是比较好计
算的。电平有几种,因为一个 bank 只能 1 个 IO 电平。需要多少 LVDS 管脚,一些小封装
器件的 LVDS 管脚很少。
B.封装。封装影响到引脚数量。还影响到焊接的难度。EQFP 和 PQFP 当然好焊接也
好拆卸,如果是 BGA 的,一般需要找专人焊接(需要专门的工具),价格也贵。布线难度:
用 BGA,还得出注意 ball pitch(焊接球的间距)。1.0mm 的当然比 0.8mm 的好布线。F780
比 F484 的外圈引脚数量多,当然也好布线一些。体积:也就是芯片的大小了,比如用于移
动和手持应用,就得考虑大小了。不过体积小,布线就难,所以这时 pcb 的层数往往从 6
层起,上不封顶。
C.器件迁移。也就是相同封装,资源不同的器件可以直接替换使用。当然都得是
CycloneIII 的器件。这样的好处在于,初期设计时可以用大规模的器件,设计成功后,根据
实际的资源使用情况,更换更经济的器件来量产。具体的型号替换,文档上说得很清楚,
这里就不说了。如果考虑型号替换设计,要仔细核对每个芯片的引脚文档,最后决定出画
原理图时芯片的引脚定义。这里说一个技巧,那就是规模最大的芯片的引脚定义,一般是
最接近的,但也会有修改。
3.考虑器件速度
速度分为-6,-7,-8。-6 是最快的,也是最贵的。每一档次速度相差 20%,包括内部工作
频率和 IO 速度。FPGA 的实际最高工作频率和这些数字无关,和具体的设计相关。我的经
验是,对于很多代码,-8 的器件能跑到 130MHz 左右。以前用 CycloneII 的-8 器件,只能跑
到 110MHz 左右。说明 CycloneIII 比 II 还是有进步的。
额外说一点,器件还分商业级,工业级和汽车三种类型。我们一般采购的都是商业级
器件。差别在于温度范围和稳定性。如果产品的工作温度在在 0-70 度之间,稳定性要求也
不是太高,用商业级就可以了。要求高,那就多出钱吧。
第二篇:早期系统规划
1.早期功耗估计
需要提早就估算好芯片的功耗是多少,才能做好供电设计和散热设计。
下面是 Altera 对于 Cyclone III 器件的功耗估计 excel 表格:
http://www.altera.com.cn/support/devices/estimator/cy3-estimator/cycloneiii_epe_72sp1.xls
如果设计已经基本完成,QuartusII 软件也可以根据实际设计估算功耗。
2.I/O 支持
A..三类 I/O 标准,包括 Single-ended(单端),Voltage-referenced(参考电压),
Differential(差分)。三者各有优缺点。不过在实际应用中,使用哪种标准,往往由 FPGA
连接的芯片决定。
B.灵活的 I/O bank。8 个 bank 的 I/O 电压和 Vref 参考电压可以不一样,但在每个 bank
内部必须一致。在 I/O 电压确定的情况下,还可以有一定的兼容性。比如 2.5V 和 3.3V 的兼
容性。
C.外部内存接口。支持 ddr,ddr2,qdrII,需要专门的管脚。以前的 sdram 和 sram 当然
也支持,不需要专门的管脚(把时钟脚小心处理更好)。使用 top 和 bottom 的 bank 速度更
快,最快支持 200MHz。这里简单介绍,做高速设计,得多查文档。
D.Pin-Out 文件。QuartusII 工程编译后会生成该文件,里面对引脚的描述就是该引脚
最终确定的功能。对这个文件的检查,可以帮助我们明确问题。一些多功能引脚,需要小
心处理。
3.选择 FPGA 配置方案
下面是原文中的配置方案的表格,说得很清楚。
配置方案很多,包括
Active serial (AS):
单芯片,使用 Altera 的 EPCS 系列芯片,配置速度第 3。芯片价格较贵。
Active parallel (AP):
单芯片,使用特定型号的 FLASH(INTEL P30,P33),配置速度第 1。芯片价格便宜。
但需要占用 FPGA 40 个管脚(16data+24addr)。
Passive serial (PS):
被动方式,需要额外的控制器参与。配置速度第 4.
Fast passive parallel (FPP):
被动方式,需要额外的控制器和 flash 芯片。配置速度第 2。flash 芯片价格便宜。需要
占用 FPGA 8 个管脚(8data)。
Joint Test Action Group (JTAG)——调试使用
配置方案的选择,由 MSEL pin 控制。
选择考虑:是否需要 fast power-on reset (POR) time ,达到快速上电工作的目的。
封装不同,支持的配置方案也不同。
配置方案的选择,需要考虑配置时间的要求。
AS 和 AP 模式,FPGA 的 DCLK 为输出,最大速度 40MHz。PS 和 FPP 模式,FPGA 的
DCLK 为输入,上升沿采样。最大速度为 100MHz。
下载电缆包括:
USB-Blaster,目前最常用的。价格中等,下载配置文件到 FPGA 的速度快。不想购买的话,
可以从网上下载 pcb,采购器件自己做。
ByteBlaster II,常见,最便宜,但是下载速度慢。同样可以自己做。器件规模大了用这个
会慢得很痛苦。
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fujunsen
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