嵌入式运算器实验报告
实验二 运算器组成实验
1．算术逻辑运算实验
一．实验目的
1． 了解简单运算器的数据传输通路。
2． 验证运算功能发生器的组合功能。
3． 掌握算术逻辑运算加、减、与的工作原理。
4． 验证实验台运算的 8 位加、减、与、直通功能。
5． 按给定数据，完成几种指定的算术和逻辑运算。
二．实验内容
1．实验原理
算术逻辑单元 ALU 的数据通路如图 2-1 所示。其中运算器 ALU181 根据 74LS181 的功
能用 VHDL 硬件描述语言编辑而成，构成 8 位字长的 ALU。参加运算的两个 8 位数据分别
为 A[7..0]和 B[7..0]，运算模式由 S[3..0]的 16 种组合决定，而 S[3..0]的值由 4 位 2 进制计数
器 LPM_COUNTER 产生，计数时钟是Sclk（图 2-1）；此外，设M=0，选择算术运算，M=1
为逻辑运算，C
N
为低位的进位位；F[7..0]为输出结果，C
O
为运算后的输出进位位。两个 8
位数据由总线 IN[7..0]分别通过两个电平锁存器 74373 锁入，ALU 功能如表 2-1 所示。
表 2-1
选择端
S3 S2 S1 S0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
M=H
逻辑功能
ALU181 的运算功能
高电平作用数据
M=L 算术操作
Cn=L（无进位） Cn=H（有进位）
F A
F A B
F A
F A B
F A加1
F ( A B)
加 1
F A B
F 0
F AB
F A B
F
减 1（2 的补码）
F A加AB
F A B
+1
F 0
F A加AB
加 1
F B
F A B
F AB
F A B
F A B
F ( A B)
加
AB
F A减B
F ( A B)
加
AB
+1
F A减B减1
F ( A B )减1
F A B
F A加AB
F A加B
F （A B ）加AB
F A加AB
加 1
F A加B
加 1
F ( A B)加AB
加 1
F B
F AB
F 1
F AB
F A加A
*
F （A B）加A
F （A B ）加A
F AB减1
F A加A加1
F （A B）加A
加 1
F （A B ）加A
加 1
F A B
F A B
F A
F A
F A减1
注 1、* 表示每一位都移至下一更高有效位, “+”是逻辑或，“加”是算术加
注 2、在借位减法表达上，表 2-1 与标准的 74181 的真值表略有不同。
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