3-8编码器译码器实验实例Modelsim仿真工程文包括testbench+verilog源码.rar

3-8编码器译码器实验实例Modelsim仿真工程文包括testbench+verilog源码 module DECODE_3_8_tb; reg [2:0] CODE; wire [7:0] DATA; //Instance DUT. DECODE_3_8 I_DECODE_3_8 ( .CODE (CODE), .DATA (DATA) ); //Some input single. always #10 CODE = CODE + 3'h1; //Initial initial begin #0 CODE = 3'h0; end endmodule