4位8位16位计数器实例Modelsim仿真工程文包括testbench+verilog源码.rar

4位8位16位计数器实例Modelsim仿真工程文包括testbench+verilog源码 module COUNT_tb; reg SYSCLK; reg RST_B; reg DI_M4_EN; reg DI_M8_EN; reg DI_M16_EN; reg DI_M4; reg DI_M8; reg DI_M16; wire [1:0] DO_M4; wire [2:0] DO_M8; wire [3:0] DO_M16; //Instance DUT COUNT I_COUNT ( .SYSCLK (SYSCLK ), .RST_B (RST_B ), .DI_M4_EN (DI_M4_EN ), .DI_M8_EN (DI_M8_EN ), .DI_M16_EN (DI_M16_EN ), .DI_M4 (DI_M4 ), .DI_M8 (DI_M8 ), .DI_M16 (DI_M16 ), .DO_M4 (DO_M4 ), .DO_M8 (DO_M8 ), .DO_M16 (DO_M16