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数电加法计数器仿真课程设计.pdf
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数电加法计数器仿真课程设计.pdf数电加法计数器仿真课程设计.pdf数电加法计数器仿真课程设计.pdf数电加法计数器仿真课程设计.pdf数电加法计数器仿真课程设计.pdf数电加法计数器仿真课程设计.pdf数电加法计数器仿真课程设计.pdf数电加法计数器仿真课程设计.pdf
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目录
1.课程设计的目的和作用
1.1 课程设计的目的和作用
1.学会使用数字电子实验平台
2.熟悉各个芯片和电路的接法
3.熟练掌握设计触发器的算
4.懂得基本数字电子电路的功能,会分析,会设计
2.设计任务
2.1 三位二进制加法器(无效态 000,010)
1. 使用设计一个循环型 3 位 2 进制同步加法计数器,其中无效状态为(000,010),
组合电路选用与门和与非门等。
2. 根据同步计数器原理设计加法器的电路图。
3. 根据电路原理图使用进行仿真。
4. 将电路图进行实际接线操作。
5. 检查无误后,测试其功能。
2.2 串行序列信号检测器(检测序列 0010)
1.
使用设计一个序列信号检测器,其中序列为( 0010),组合电路选用与门和
与非门等。
2. 根据序列发生检测器原理设计检测器的原理图。
3.
根据电路原理图使用进行仿真
4. 将电路检查无误后,测试其功能。
5.
图进行实际接线操作。
2.3 基于 74161 芯片仿真设计 140 进制计数器并显示计数过
程
1.根据集成计数器原理设计 140 进制计数器
2.根据原理图用 74161 连好电路图
3.根据电路原理图使用进行仿真
4.
查看仿真结果,是否正确。
3.基本原理
3.1 三位二进制加法器(无效态 000,010)和基于 74161 芯
片仿真设计 140 进制计数器并显示过程
(1)计数器是用来统计输入脉冲个数电路,是组成数字电路和计算机电路的基
本时序逻辑部件。计数器按长度可分为:二进制,十进制和任意进制计数器。计
数器不仅有加法计数器,也有减法计数器。如果一个计数器既能完成累加技术功
能,也能完成递减功能,则称其为可逆计数器。在同步计数器中,个触发器共用
同一个时钟信号。时钟信号是计数脉冲信号的输入端、
(2)时序电路的分析过程:根据给定的时序电路,写出各触发器的驱动方程,
输出方程,根据驱动方程带入触发器特征方程,得到每个触发器的词态方程;再
根据给定初太,一次迭代得到特征转换表,分析特征转换表画出状态图。
(3)设计过程:设计流程如图 1.3.1 所示。
(4)集成 140 进制计数器的做法原理和同步加法计数器原理一样,使用清零端
或者置数端实现 N 进制计数功能。
3.2 串行序列信号检测器
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列
检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,
则输出 1,否则输出 0。由于这种检测的关键在于正确码的收到必须是连续的,
这就要求检测器必须记住前一次的正确码及正确序列,直到在连续的检测中所收
到的每一位码都与预置数的对应码相同。在检测过程中,任何一位不相等都将回
到初始状态重新开始检测。
4.实验步骤
:
4.1 同步计数器:
(1)根据要求有状态图如下:
/0 /0 /0 /0 /0
001 011 100 101 110 111
/1
排列:Q
210
n
(2)选择触发器,求时钟方程、输出方程、状态方程:
A:选择触发器:由于触发器功能齐全、使用灵活,在这里选用 3 个下降沿触
发的边沿触发器(74112 芯片两个)。
B:求时钟方程:采用同步方案,故
012
是整个要设计的时序电路的输入时钟脉冲
C:求输出方程:
a.确定约束项:由所给题目有无效状态为 000、010,其对应的最小项
n n n n n n
是约束项。
Q
2
Q
1
Q
0
和
Q
2
Q
1
Q
0
Q
210
n
由图所示状态图所规定的输出与现态之间的逻辑关系,可以直接画出 Y 的卡
诺图,如图所示
Q
2
Q
1
Q
0
Q
10
n
Q
2
n
00 01 11 10
0
1
X
0
0
0
0
1
X
0
n n n
b: 求状态方程:如下图,再分解开便可得到所示各触发器的卡诺图
Q
10
n
Q
2
n
00 01 11 10
011 100
0
011 110 000 101
1
各次态卡诺图如下:
Q
10
n
Q
2
n
00 01 11 10
X 0 1 X
0
1 1 0 1
1
Q
2
1
的卡诺图
Q
10
n
Q
2
n
00 01 11 10
X 1 0 X
0
0 1 0 1
1
Q
1
1
的卡诺图
Q
10
n
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春哥111
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