数电实验加法器设计.pdf
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2022-07-09
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实验 10 加法计数器的设计
（基于 VHDL 的实现）
一、实验目的
1 、了解可编程数字系统设计的流程
2 、掌握 Quartus II 软件的使用方法
3、掌握 VHDL 输入方式设计数字系统的方法和流程
4、熟练掌握加法计数器的设计方法
二、实验设备
1、计算机：Quartus II 软件
2、Altera DE0 多媒体开发平台
三、实验内容
1、加法计数器的设计：含有异步清 0 和同步时钟使能的 10 进制加法计数器
使用 VHDL 输入方式完成设计，在 Quartus II 上进行编辑、编译、综合、适配
和仿真；
2、引脚锁定及硬件测试。
四、实验结果
原理概述：
当 RST 清零端为 1 时，计数器清零。 当 RST=1 时，计数器开始计数；
当遇到 CLK 为上升沿时，并且当使能端 EN=1 时，计数器累加 1；
当使能端 EN=0 时，计数器不加； 当清零端为 1 时，计数器再次清零。
如此持续，使得该加法计算器能够保持运行。
1、本次实验所用到的代码：
LIBRARY IEEE; --- IEEE 库声明
USE IEEE.STD_LOGIC_1164.ALL; --- 程序包说明，STD_LOGIC 在该程序包中
定义
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS ---实体定义开始
PORT(CLK,EN,RESET:IN STD_LOGIC;
COUT:OUT STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); ---定义输入端口及数据类型
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