没有合适的资源?快使用搜索试试~
我知道了~
文库首页
开发技术
其它
四位超前进位加法器Verilog HDL
四位超前进位加法器Verilog HDL
四位超前进位加法器Verilog
5星
· 超过95%的资源
需积分: 14
74 下载量
34 浏览量
2010-11-04
20:23:32
上传
评论
5
收藏
81KB
DOC
举报
温馨提示
立即下载
四位超前进位加法器包括代码,输出值,输出波形,心得体会等。
资源推荐
资源评论
Verilog实现设计4bit超前进位加法器及使用4bit加法器设计16bit加法器
浏览:77
5星 · 资源好评率100%
这个zip包包含三个项目文件,分别是数据运算定点加法器、4bit超前进位加法器、使用4bit CLA 组合设计的一个 16bit 加法器。
VERILOG 实现的4位超前进位加法器
浏览:39
VERILOG 超前进位加法器 加法器 速度较快
Verilog四位超前进位全加器
浏览:196
5星 · 资源好评率100%
一个用Verilog语言编写的四位超前进位全加器,附带激励模块
VERILOG实现的 超前进位加减法器
浏览:75
VERILOG实现的 超前进位加减法器 速度较快
四位加法器verilog
浏览:73
3星 · 编辑精心推荐
使用verilog编写的四位加法器,module aad4()
【verilog】超前进位(Carry-look-ahead)结构的快速加法器
浏览:121
5星 · 资源好评率100%
输入为两个16位有符号数,输出17位相加结果。要求采用超前进位(Carry-look-ahead)结构。 计算例子: 0110000010000000 + 1000000000000001 = 11110000010000001 (24704) + (-32767) = (-8063) 顶层模块名为add_tc_16_16,输入输出功能定义: 名称 方向 位宽 描述 a I 16 输入数据,二
四位超前进位加法器(门级描述)
浏览:165
5星 · 资源好评率100%
本代码使用门及描述的四位超前进位加法器,简单易懂!
自编4位加法器
浏览:83
自编4位加法器,无bug
四位并行加法器实例
浏览:8
自己仿照网上和老师说的四位并行加法器画的图,应该没什么问题
四位并行乘法器加法器
浏览:112
5星 · 资源好评率100%
用VHDL语言编写的四位并行乘法器,四位并行加法器
4位超前进位加法器
浏览:18
利用超前进位实现的4位加法器 加快了进位传递的速率
四位超前进位加法器
浏览:177
四位超前进位加法器实验报告,图形及图形分析
四位超进位加法器设计
浏览:155
关于一个 四位超进位加法器 的设计报告
超前进位加法器的Verilog代码
浏览:103
Verilog代码
4bit先行进位加法器设计(Verilog)
浏览:74
4bit先行进位加法器设计 相较于传统的串行进位加法器来说,先行进位加法器拥有更低得门延迟:对16位串行进位加法器来说,需要16个全加器串联而成,每级全加器的进位输出Cout作为下一级全加器的输入Cin,这样的到C16就会有32级门延迟(全加器进位输出需要2级门延迟,结果输出需要3级门延迟);但先行进位加法器只需要6级门延迟。
超前进位加法器verilog代码
浏览:175
4bit超前进位加法器(CLA)源代码,用组合逻辑实现
4位超前进位加法器的数据流建模
浏览:55
代码准确可靠。4位超前进位加法器的数据流建模。利用Verilog HDL数据流建模方法建立4位超前进位加法器,并完成仿真和综合
Verilog HDL 8bit 超前进位加法器
浏览:158
基于FPGA的Verilog HDL编写,已通过仿真和实验平台验证
超前进位加法器FPGA
浏览:82
此设计是超前进位加法器,包括ise工程,应用于CPU设计之中。
32位超前进位加法器设计verilog
浏览:187
32位超前进位加法器设计verilog 分成几个部分啊
32位超前进位加法器(Verilog)
浏览:146
4星 · 用户满意度95%
32位超前进位加法器(Verilog HDL),由8个四位超前进位生成。
超前进位加法器的设计
浏览:101
超前进位加法器的设计超前进位加法器的设计
四位串行进位加法器
浏览:191
四位串行进位加法器,只能上传一个文件,所以TB 和 code在一个文件里了。
四位先行进位加法器.circ
浏览:39
5星 · 资源好评率100%
四位先行进位加法器.circ
超前进位全加器Verilog代码.zip_verilog_超前进位全加器Verilog代码
浏览:191
在FPGA赛林思的芯片编程中的超前进位全加器Verilog代码
Verilog HDL 64位并行加法器
浏览:182
4星 · 用户满意度95%
采用verilog编写,包含测试代码,可以选择实现8位、16位、32位、64位的加法。
流水线加法器的Verilog HDL 源代码
浏览:163
4星 · 用户满意度95%
流水线加法器的Verilog HDL 源代码
8 位超前进位加法器
浏览:118
8 位超前进位加法器
16位超前进位加法器
浏览:180
4星 · 用户满意度95%
eetop.cn_Verilog 实现一个16位超前进位加法器.对初学者是十分有帮助的
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低,若资源使用遇到问题可联系上传者,3个工作日内问题未解决可申请退款~
联系上传者
评论
jackp1221
2014-04-19
还行,基本上能满足要求
u010840976
2013-06-28
代码写的一般
u010524673
2013-10-30
能实现功能,具有一定参考价值
u010068790
2013-11-25
还不错,都是用门电路实现的,适合初学者
liliuuum
2012-07-03
能实现功能,具有一定参考价值
1
2
前往
页
BWL0123456789
粉丝: 0
资源:
7
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场,查看用户热搜
最新资源
LabVIEW的概要分析与介绍
北京星锐恒通科技有限公司电钢琴教室建设参考案例分享
UDS诊断:深入解析与全面介绍.zip
自动驾驶Mapping-占位栅格图(Occupancy Grid Map).pdf
LabVIEW介绍.zip
Unity Asset Quantum Console v2.6.3
MySBI与BenOS实验代码
根据PimaIndians糖尿病人的数据集预测该地区的糖尿病人的发病概率
两个有序链表的合并pta
UDS诊断:深入解析与全面介绍.zip
资源上传下载、课程学习等过程中有任何疑问或建议,欢迎提出宝贵意见哦~我们会及时处理!
点击此处反馈
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功
- 1
- 2
前往页