四位超前进位加法器Verilog HDL

内容简介：1． 实验目的练习在 modesim 下编写 verilog 程序，熟悉 modelsim 运行过程，并学会用 verilog 编写一个四位超前进位加法器。2． 实验要求编写一个四位的具有超前进位功能的模块实现超前进位加法；并且编写一激励模块来测试该模块。（要求使用门级描述）3. 实验内容及步骤 3.1 实验内容编写四位超前进位加法器模块及激励模块。 3.2 本次所实现的功能描述输入两个四位二进制数和一个二进制数进位输入，输出一个二进制结果和一个二进制数进位输出 3.3 具体方案如下：1．进入 modelsim 后点击 file ----> new ---->project.之后出现一个...