的基本数字逻辑设计
一、 设计目的
1、 熟悉 Xilinx ISE Design Suite 12.3 软件的使用
2、 掌握 Verilog 语言的进行简单的编程
3、 学会使用 Isim 或者 Modelsim 进行功能仿真和时序仿真，并检验正确
性
二、 设计原理（包括步骤）
本次实验设计的功能每过一秒，LED 灯循环移位，由于实验板上所提供的时钟
频率为 100MHZ，所以首先需要将时钟分频，从而得到所需要的时钟频率 1HZ,
在此基础上，使用 Verilog 语言进行设计.
首先需要新建一个工程，点击菜单栏里面的 file 中的 new source,会弹出下面窗
口， 输入所需要建的工程名字，点击 next
，将配置改为 ，点击 next，之后点击 finish，就创建了一个
工程，然后在工程窗口右击选择 new source 添加 Verilog module，
，点击 next，就可以写设计
文件了。编写测首先测试文件时首先选择 simulation，
就可以写仿真文件了。
三、 设计成果
1、模块划分
1、设计模块
2、仿真模块
2、模块设计
1、设计程序
module flowingLED(
input clk,
