基于FPGA Verilog串行乘法器DSP设计

基于FPGA Verilog串行乘法器DSP设计，代码通过仿真和下板调试，串行的DSP消耗的时间相对较长，但是占用资源较少

基于FPGA Verilog的并行乘法器设计

Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

基于FPGA驱动VGA显示彩条代码.zip

用FPGA驱动VGA显示彩条实验代码，代码通过仿真，并下板调试。本实验我写的是800*600的分辨率，频率40M

基于FPGA的uart代码.zip

基于FPGA的UART异步传输协议，已通过仿真并下板调试，能支持数字、字母、中文、特殊符号等的传输，同时单次以及多次的连续字符串传输，可直接在串口助手中看到返回的数据，或者通过signal_tap对信号进行抓取，验证数据的正确性。