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  • 系统全局时钟控制模块的verilog实现

    利用verilog编写系统时钟模块,调用dll的IP核,将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号,简单易行,亲测可用

    2018-07-09
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  • zigzag的verilog实现

    利用verilog编码实现输入4*4矩阵块数据的zigzag扫描1*16数据输出,压缩包包括verilog代码以及testbench仿真代码,简单易行,亲测可用。

    2018-07-09
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  • FPGA 数字时钟

    用verilog 编写的一个数字时钟例程,可以实现24小时计数,还有闹钟报警、校时、校分等功能,程序简单易懂,亲测可行

    2018-04-12
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  • QuartusⅡ安装教程(从altera官网下载安装,安装许可证书)

    该文档总结从altera官网下载quartusⅡ软件和modelsim软件,以及安装破解过程,纯傻瓜式安装,以图片形式总结过程,简单易懂,并且软件及破解都是从altera官网下载,安全可靠。

    2018-02-23
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  • verilog 数字跑表代码

    用verilog HDL编写的一个具有“百分秒、秒、分”计时功能的数字跑表,可以实现一个小时以内精确至百分之一秒的计时,注释比较清晰,容易看懂,还可以增加小时的计时功能

    2018-01-29
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