加减法器

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加减法器

: 8位可控加减法器logisim 它支持多种类型的数字逻辑电路设计，包括组合逻辑电路、时序逻辑电路和微处理器等。此外，Logisim还提供了丰富的元件库，包括各种逻辑门、触发器、寄存器和常用集成电路等。设计者可以根据需要选择合适的元件，进行...
评级：0 浏览量：517 收藏量：1 资源大小：2KB 上传时间：2024-04-10

: 8位可控加减法器实验报告（完整）+代码华中科技大学计算机组成原理实验报告（完整）+代码---自己写的 1.掌握一位全加器的实现逻辑， 2.掌握多位可控加减法电路的实现逻辑， 3.熟悉 Logisim 平台基本功能，能在 logisim 中实现多位可控加减法电路。
评级：0 浏览量：16540 收藏量：18 资源大小：597KB 上传时间：2021-04-28

: 8位可控加减法器实验报告（完整）+代码---自己写的华中科技大学计算机组成原理实验报告（完整）+代码---自己写的
评级：5 浏览量：5607 收藏量：10 资源大小：597KB 上传时间：2022-06-08

: 基于logisim库中加法器实现的32位加减法器 基于logisim库中加法器实现的32位加减法器
评级：0 浏览量：1541 收藏量：3 资源大小：9KB 上传时间：2022-04-29

: 8位可控加减法器&5位阵列乘法器 Logisim仿真实验图 8位可控加减法器&5位阵列乘法器 Logisim仿真实验图，仿真完全正常的
评级：0 浏览量：6216 收藏量：14 资源大小：87KB 上传时间：2019-04-15

: 4位加减法器 这是一个4位加减法器，具有在SWORD板上输入输出的能力。需要Xilinx或ISE 14.7进行打开。可以直接在板上运行，通过开关控制输入，并在7段数码管上输出。
评级：0 浏览量：3017 收藏量：4 资源大小：299KB 上传时间：2019-03-28

: 计算机组成原理-加减法器 在本次实验中，学生们使用Logism这一仿真软件设计并实现了四位加法器与减法器，旨在深入理解运算器的基本功能。加法器是计算机硬件中的核心组件之一，负责执行数字的加法操作。四位加法器是基于一位全加器构建的，...
评级：0 浏览量：71 收藏量：0 资源大小：52KB 上传时间：2023-12-15

: 设计实现一个加/减法器 设计实现一个加/减法器，该电路在M控制下进行加、减运算。当M=0时，实现全加器功能；当M=1时，实现全加器功能。
评级：0 浏览量：2069 收藏量：6 资源大小：64KB 上传时间：2018-05-14

: 加减法器 高志锋.pdsprj 加减法器 高志锋.pdsprj
评级：0 浏览量：35 收藏量：0 资源大小：20KB 上传时间：2022-10-15

: 加减法器 张德慧.pdsprj 加减法器 张德慧.pdsprj
评级：0 浏览量：25 收藏量：0 资源大小：20KB 上传时间：2022-10-15

: C语言整数加减法练习器 ⑴ 随机生成乘法或除法运算符。 ⑵ 随机生成100以内的两个正整数。 ⑶ 乘法的计算结果不得大于100，否则重新生成题目。 ⑷ 除法的计算结果必须为整数，否则重新生成题目。 ⑸ 每次练习开始前，由用户指定要做的题目...
评级：0 浏览量：2460 收藏量：4 资源大小：2KB 上传时间：2019-03-13

: verilog 编写的32位加减法器 用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。
评级：5 浏览量：3890 收藏量：16 资源大小：1.21MB 上传时间：2013-04-23

: 头歌，8位可控制加减法器 头歌，8位可控制加减法器
评级：0 浏览量：55 收藏量：0 资源大小：614KB 上传时间：2023-05-19

: 100到题加减法生成器 100到题加减法生成器
评级：4 浏览量：399 收藏量：0 资源大小：58KB 上传时间：2018-02-01

: 十进制加减法器数字电路课程设计十进制加减法器数字电路课程设计数字电路十进制加减法器课程设计是数字电路设计的重要组成部分。本设计使用74LS283或者4008、4个异或门（一片74LS86）（减法）；74LS08，3输入或门（加法）等器件来实现十进制加...
评级：4 浏览量：2942 收藏量：24 资源大小：689KB 上传时间：2011-05-29

: 9转BDC码74CH147+74CH283加减法器 74CH147+74CH283加减法器组成的6-F转BDC码显示0-9.
评级：0 浏览量：12 收藏量：0 资源大小：130KB 上传时间：2024-05-06

: QuartusII_半加器_1位全加器_4位全加器_4位加减法器_工程_原理图_仿真图这里面有QuartusII的半加器、1位全加器、4位全加器、4位加减法器的工程文件、原理图、仿真图等，这是我大一的时候做的，能正常运行，如有错误，敬请谅解。
评级：0 浏览量：3360 收藏量：13 资源大小：1.33MB 上传时间：2017-02-09

: VERILOG实现的超前进位加减法器 VERILOG实现的超前进位加减法器 速度较快
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: 10以内加减法自动出题器 10以内加减法自动出题器（EXCEL）包含：10以内加法题、10以内减法、10以内加减法、10以内算术比较题，按F9可生成新题
评级：0 浏览量：828 收藏量：1 资源大小：100KB 上传时间：2022-06-20

: 加法器、减法器程序.rar EDA 拨码开关4位加减法器 Quarter软件
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: 十进制加减法器的设计模拟图东北大学秦皇岛分校的某课程设计，多年不变，内含multisim的模拟仿真图。需要multisim14才能打开。文件直接打开就可以仿真，都是用的芯片，方便连接。。。。。。。。。。。。。。。。。。。。。
评级：0 浏览量：1343 收藏量：15 资源大小：324KB 上传时间：2020-09-26

: 运算器实验-加减法器-柳艳双.circ 运算器实验-加减法器-柳艳双.circ
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: 随机加减法生成器一年级学生比备利器，适合加强加减法练习！
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: logsim8位可控加减法电路设计.txt 帮助学生掌握一位全加器的实现逻辑，掌握多位可控加减法电路的实现逻辑，熟悉 Logisim 平台基本功能，能在 logisim 中实现多位可控加减法电路。仅供参考
评级：0 浏览量：8030 收藏量：3 资源大小：613KB 上传时间：2020-06-05

: 基于protues的数字加减法74HC283（8.7）仿真图、源代码基于protues的数字加减法74HC283（8.7）仿真图、源代码 加减法74HC283（8.7）使用74HC283组成一个4位加减法计算器使用数码管以10进制显示计算结果原理： 1、加法运算就是直接用74HC283计算即可 2、减法计算：...
评级：0 浏览量：158 收藏量：0 资源大小：466KB 上传时间：2024-01-13

: 加减法运算器课程设计设计用到的器件和芯片包括加减法单元、寄存器、加法器、减法器等。设计电路图包括加减法单元电路图、寄存器电路图、8 位加减法运算器电路图等。时序仿真图用于模拟加减法运算器的运算过程。通过加减法运算器课程...
评级：4 浏览量：244 收藏量：0 资源大小：92KB 上传时间：2011-06-30

: python实现随机加减法生成器主要为大家详细介绍了python实现随机加减法生成器，练手小项目，文中示例代码介绍的非常详细，具有一定的参考价值，感兴趣的小伙伴们可以参考一下
评级：0 浏览量：1914 收藏量：1 资源大小：40KB 上传时间：2020-09-17

: 一位十进制加减法器--数字逻辑设计及应用课程设计报告一位十进制加减法器--数字逻辑设计及应用课程设计报告 1．0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。 2．用一个开关控制加减法器的开关状态。 3．要求在数码显示管上显示结果。
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: 8位可控加减法电路设计计算机组成原理--8位可控加减法电路设计
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: 加减法运算电路的设计方法摘要：给出了任意比例系数的加减法运算电路，分析...　加减法运算电路以集成运算放大器为元件构成，多个输入信号分别作用于运放的同相输入端和反相输入端，实现对输入信号的加、减法运算，外部电阻决定输入信号的比例
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: 小学数学加减法算式自动生成器.xlsm 自助生成小学100之内的加减法，根据学生实际学习情况配置10以内至100以内的加法、减法或者混合运算
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: 基于QuartusII的16位补码加减法运算器本次课程设计主要利用计算机组成原理中有关全加器、补码运算电路等理论知识，并学习使用 QuartusII 软件设计 16 位补码加减运算电路，结合题目设计要求完成运算电路的设计。
评级：0 浏览量：2077 收藏量：8 资源大小：4.53MB 上传时间：2020-11-01

: 两位数加减法生成器 C语言编写两位数加减法生成器,随机生成两位数加减法.
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: logisim画CPU：8位可控加减法电路设计一位全加器、八位串行可控加减法器。circ文件，下载后直接用logisim打开即可。只实现了一位全加器、八位串行可控加减法器，其他部分没有实现。
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