Verilog HDL（8）
何卫锋
上海交大微电子学院
14.仿真与综合的不匹配
Incomplete Sensitivity lists
Synthesis tools infer combinational
or latching logic from an always
block with a sensitivity list that does
not contain the Verilog keywords
posedge or negedge
综合结果为and门
14.仿真与综合的不匹配
Complete Sensitivity list with mis-ordered assignments
在右上边的例子
中，temp值会作为
保存起来用于下一
次O的赋值
14.仿真与综合的不匹配
Full_case/parallel_case
¾ 添加 “//synopsys full_case”, 可以告诉综合工具所有的case
情况都已进行定义，未声明的case情况作为无关项进行处
理。
¾ 添加 “//synopsys parallel_case”，可以告诉综合工具所有的
case情况要单独检测（即使case条件重复），添加处为
case声明语句后，case items前。
14.仿真与综合的不匹配
Full case
综合前后的仿
真结果一致
en信号被优化
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