采用VHDL语言实现卷积码编解码器设计.docx

"卷积码编解码器设计基于 VHDL 语言" 本文主要介绍了基于 VHDL 语言的卷积码编解码器设计。卷积码是一种重要的差错控制编码技术，广泛应用于无线通信领域。VHDL 语言是 EDA 领域首选的硬件设计语言，越来越多的数字系统设计使用 VHDL 语言来完成。 卷积码编解码器设计主要包括卷积编码器和解码器两个部分。卷积编码器的编码方法有三种运算方式：离散卷积法、生成矩阵法和多项式乘积法。本文选择了多项式乘积法来实现卷积编码器。卷积编码器的设计考虑到硬件电路的实现，选择了多项式乘积法。 大数逻辑解码器是代数解码最主要的解码方法，他既可用于纠正随机错误，又可用于纠正突发错误，但要求卷积码是自正交码或可正交码。本文所选（2，1，6）系统自正交卷积码的大数逻辑解码器如图 2 所示。 VHDL 设计是从系统的总体要求出发，采用自顶向下的设计方法。VHDL 设计平台是（Altera）的 MAX+PlusⅡEDA软件。MAX+PlusⅡ 界面友好，使用便捷；他支持 VHDL，原理图，V 语言文本文件，以及波形与 ED（IF）等格式的文件作为设计输入。 设计中采用的 FPGA 器件是 Altera 的 FLEX 系列芯片 FLEX10K20。用MAX+PlusⅡ 软件进行 VHDL 设计的过程是：用 TextEditor 编写 VHDL 程序，用 Com（pi）ler 编译 VHDL 程序，用 WaveformEditor，Simulater 仿真验证 VHDL 程序，用 TImingAnalyzer 进行芯片的时序分析，用 FloorplanEditor 安排芯片管脚位置，最后用 Prog（ram）er 下载程序至芯片 FLEX10K20。 卷积编码器 VHDL 顶层建模（toplevel）及系统功能仿真是通过 VHDL 语言实现的。卷积编码器 VHDL 顶层建模的 VHDL 仿真波形图如图 3 所示。