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基于VHDL的卷积码编解码器的设计 评分:

本文档是基于vhdl语言的卷积码编解码的设计报告

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2012-11-21 上传 大小:493KB
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卷积码编译码器的VHDL 设计

由于卷积码具有较好的纠错性能,因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA(Field Programmable Gate Array——现场可编程门阵列)进 行数字通信系统设计,可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101,111]的(2,1,3)卷积码为例,介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式;文献[4] 采用VerilogHDL 语言,对(2,1,7)卷积码的Viterbi 硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理,使用VHDL 语言和

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基于VHDL的卷积码编码器的设计

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