计算机组成作业第一章.doc
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2022-07-07
14:40:57
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1) 设计一个四选一的选通器，并说明控制线最少需要几条？
a) 代码
｀timesｃａｌe １ｎs / 1ps
ｍodｕle mｕｘ（
inpｕt d1，ﻫ inpｕt d２，
ｉnpｕt d３,
ｉnput d４,
input s1,
inｐut s2,
ｏutｐut reg yﻫ ）;
alｗaｙs ＠ (d1 ｏr d2 or d3 ｏｒ ｄ4 or s1 ｏr s2)ﻫ case({ｓ1，
ｓ2})２ ﻫ’b00 : y=d1;
2'b01 : y=ｄ2;2 ﻫ’b10 : y=d３;２ ﻫ＇b11 ： ｙ=d4；
endcasｅendmｏｄｕle
b) 控制线最少需要 2 条： ｓ1,s2
2) 设计一款 3２选 1 的选通器,要求控制线只能有 5 条。要求：画出数字逻辑电路图,有条件
的同学用 Vｅrｉloｇ语言编程验证
a) 代码
`tｉmescaｌe 1ns / 1ｐs
ｍodｕｌe ｍux3２（
input ［３１：0]data，
ｉnｐuｔ ［4:0]s,
outpuｔ ｒｅg ｙ
）;
alwａys＠(ｄaｔａ or ｓ)
bｅgin
cａｓe(s）
5’b00000:y=data[０］;
5＇b０0001:ｙ=data［１];
5'b0０010:y=data[2];
5'b00０11：ｙ=data[3］;
5’b001００:ｙ=data[4］;
5’b０0１01:y=dａta［５]；
5’b0０11０:y＝datａ［6］;
5’ｂ00１１1：ｙ=data[7];
5’ｂ0100０:y=ｄata[８]；
5’b0１0０1：y＝ｄaｔａ［9];
５’b0１010:y=ｄata[１０]；
５'b０1０11:y=ｄatａ[1１］；
5’b011００:y=datａ[12］;
5’b011０１:y＝dａta［1３];
５’ｂ0111０:ｙ=ｄatａ［14]；
5'ｂ０1１11:ｙ=dａta［15］;
5’ｂ10０00:ｙ=ｄaｔａ[1６]；
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