Verilog实现分频器设计（奇偶分频、半整数分频）

用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。 半整数分频采用简单有效的算法，可以实现2.5倍分频以上的所有半整数分频。 提供了设计源代码、测试仿真代码。