DDR Layout Guide

SDRAM, DDR, DDR2, DDR3是RAM技术发展的不同阶段, 对于嵌入式系统来说, SDRAM常用在低端, 对速率要求不高的场合, 而在DDR/DDR2/DDR3中，目前基本上已经以DDR2为主导，相信不久DDR3将全面取代DDR2, 关于DDR, DDR2, DDR3, 其原理这里不多介绍, 其典型差别就是在内部逻辑的"预存取"技术有所差别, 但是从外部接口之间的速率来看, 他们基本类似, 就是clock，strobe，data，address, control, command等，无论是DDR/DDR2/DDR3，他们的clock与data的理论频率是一致的, 及clock=266MHz, 则对应的data=266MHzMHz(这里可能有人反对, 觉得data应该等于533MHz, 其实它我们常说的533MHz的Bit Rate, 这里要注意一个周期是由'0'与'1'组成的, 我们在SI仿真时要注意了。) DDR（Double Data Rate）内存是计算机系统中的一种关键组件，用于临时存储处理器执行指令所需的数据。随着技术的发展，DDR经历了几个版本的迭代，包括DDR、DDR2和DDR3，每一代都带来了性能上的提升和效率的优化。在嵌入式系统中，SDRAM由于其较低的速率和成本，通常用于对速度要求不高的场景。然而，DDR2由于其更高的数据传输速率和更低的功耗，逐渐成为主流，而DDR3则在之后成为更先进、更快的选择。 DDR、DDR2和DDR3的主要区别在于内部的预取存技术。预取存决定了内存能在一个时钟周期内处理多少位数据。DDR使用2倍数据速率，即在时钟上升沿和下降沿都能传输数据，因此即使时钟频率相同，数据传输速率是时钟频率的两倍。比如，一个266MHz的时钟频率，DDR内存可以达到533MHz的数据速率，因为每个时钟周期传输两个位（'0'和'1'）。 在DDR内存布局设计中，有若干重要的指导原则： 1. **信号分组**：DDR信号被分为数字信号组（DQ、DQS、DM）、地址信号组、命令信号组、控制信号组和时钟信号组。每个字节的DQ、DQS和DM信号组成一个通道，比如DQ0~DQ7、DQS0和DM0。 2. **PCB叠层设计**：推荐使用6层PCB，以控制阻抗在50~60欧姆，保持适当的信号完整性。PCB厚度为1.57mm，填充材料通常选用FR-4，具有良好的电气特性、低吸湿性和低成本。 3. **参考平面选择**：DQ、DQS和时钟信号使用VSS（数字地）作为参考平面，以减少干扰；地址/命令/控制信号则使用VDD（电源平面），因为这些信号通常包含较高的噪声。 4. **可扩展性**：遵循JEDEC标准，不同容量的内存芯片可以引脚兼容，允许设计兼容多种内存容量的电路板。未使用的DQ引脚应通过电阻进行处理，防止噪声。 5. **端接技术**：串行端接（Rs）用于双向I/O信号，如DQ，放置在走线中点，以减小信号失真。单向信号（如地址、控制线）端接电阻建议在信号源端。DDR的时钟信号CK和CK#采用差分端接。并行端接（Rt）通常在多个负载或长走线情况下使用，其电阻值大约为2倍的串行端接电阻值。 布局指南还包括未在此处详述的其他因素，如信号走线的长度控制、电源平面的分割、去耦电容的布局等，这些都是确保DDR内存系统稳定运行的关键。良好的布局设计能够确保数据传输的准确性和系统的整体性能。在设计过程中，还需要考虑SI（信号完整性）仿真，以验证设计的正确性和可靠性。