Digital VLSI Chip Design with Cadence and Synopsys CAD Tools
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2011-06-17
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数字VLSI芯片设计——使用Cadence和Synopsys_CAD工具(英文版) 数字VLSI芯片设计——使用Cadence和Synopsys CAD工具(英文版) 
cell20.pdf 65KB Chapter11 Chip Assemble.pdf 2.92MB Chapter6 Spetre Simulator.pdf 2.47MB Chapter7 Cell Characterization.pdf 873KB Chapter10 SocEncounter P&R.pdf 3.03MB Chapter9 Abstract Generation.pdf 1.25MB AppC.pdf 121KB AppE.pdf 276KB Chapter1 Introduction.pdf 42KB Chapter2 ICFB.pdf 139KB Chapter4 Verilog Simulation.pdf 2.49MB ToC.pdf 48KB Chapter8 Verilog Synthesis.pdf 506KB Chapter5 Layout Editor.pdf 2.86MB Chapter3 Composer.pdf 706KB
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