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FPGA DCM管理单元理解

2010-12-28 上传大小:552KB
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DCM内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT(相移),可以从0变到255。所以我们可以假设内部结构里从clkin到clk_1x之间应该有256根延时线(实际上,由于对不同频率的时钟都可以从0变到255,延时线的真正数目应该比这个大得多)。
综合评分:5
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评论共有1条

dzs_jclz 2012-08-09 19:28:47
这个真的非常详细,讲解得很到位
 
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