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4-16译码器引脚连接图
4-16译码器引脚连接图
4-16
74ls138
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2008-12-02
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由两个74ls138组成的4-16译码器
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4-16译码器程序
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5星 · 资源好评率100%
vhdl语言描述的，4线-16线译码器的完整程序
4-16译码器+电机驱动
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4-16译码器+电机驱动，用于电机驱动，以及译码器驱动，4-16译码器+电机驱动，用于电机驱动，以及译码器驱动，4-16译码器+电机驱动，用于电机驱动，以及译码器驱动，4-16译码器+电机驱动，用于电机驱动，以及译码器驱动，4-16译码器+电机驱动，用于电机驱动，以及译码器驱动，
两片74LS138接成4线16线译码器multisim源文件
浏览：200
5星 · 资源好评率100%
两片74LS138接成4线16线译码器multisim源文件，multisim10及以上版本可以正常打开仿真，是教材上的电路，可以直接仿真，方便大家学习。
Decoder_两片74138_4-16译码器_3-8译码器_
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用两片74138 3-8线译码器实现4-16线译码器样例
74138扩展4-16线译码器.ms7
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5星 · 资源好评率100%
本电路用两片74LS138扩展为4-16线译码器, 并用同步十六进制加法计数器的4个输出作为4位译码输入, 对电路的设计进行了验证. 对于尚未掌握同步时序逻辑电路设计方法或芯片扩展方法的朋友们来说, 极具参考价值.
74hc154芯片 4-16译码器（pdf）
浏览：91
发现本网站没有关于74HC154的芯片资料，特上传，有需要的请下载。
8片74LS138转6-64译码器
浏览：23
5星 · 资源好评率100%
DSN文件，用Proteus打开。我是用Proteus 7画的。
译码器c语言
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//定义译码器输入端A 在 P2.2 管脚上 sbit HC138B = P2^3; //定义译码器输入端B 在 P2.3 管脚上 sbit HC138C = P2^4; //定义译码器输入端C 在 P2.4 管脚上 /************************************************* * ...
接口实验芯片开发74LS138，寄存器
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华科接口实验第二次，芯片开发。...芯片开发完成3-8译码器和寄存器，加上自己的思考，结合3-8译码器和之前的常规实验，竞赛抢答器完成的一个东东。做之前蛮恐惧，做完后发现蛮简单。报告中有程序代码和详细的实验步骤。
CD4511显示译码
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CD4511可驱动共阴数码管,CD4511是BCD锁存/7段译码器/驱动器，常用的显示译码器件，CD4511引脚功能： 具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直接驱动LED显示器。
proteus单片机.txt
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元件名称 中文名 说明 7407 驱动门 1N914 二极管 74Ls00 与非门 74LS04 非门 74LS08 与门 74LS390 TTL 双十进制计数器 7SEG 4针BCD-LED 输出从0-9 对应于4根线的BCD码 7SEG 3-8译码器电路BCD-7SEG转换电路 ...
四人表决器器电路设计
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5星 · 资源好评率100%
此为Quartus软件环境下设计四人表决电路的电路逻辑图和仿真波形图
4—7 10进制译码器
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这个是一个我自己编写的最简单的译码器，如有需要请下载，谢谢
2-4译码器.ms10
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5星 · 资源好评率100%
利用Multisim10设置一个2-4译码器，只用非门和三输入与门；利用Multisim10设置一个2-4译码器，只用非门和三输入与门；利用Multisim10设置一个2-4译码器，只用非门和三输入与门
4-16译码器 verilog语言
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verilog编写的4—16译码器。译码电路
DXP集成库指南-ad系列
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DXP集成库指南.很好的资源，ad系列，DXP集成库指南.很好的资源，ad系列
protues仿真元件库常用原件名
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7SEG 3-8译码器电路BCD-7SEG转换电路 ALTERNATOR 交流发电机 AMMETER-MILLI mA安培计 AND 与门 BATTERY 电池/电池组 BUS 总线 CAP 电容 CAPACITOR 电容器 CLOCK 时钟信号源 CRYSTAL 晶振 D-FLIPFLOP D...
例说51单片机C语言第三版练习程序
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5-3-1 使用bcd译码器 133 5-3-2 直接驱动 135 5-3-3 使用扫描译码器 136 5-3-4 闪烁 137 5-3-5 交替显示 138 5-3-6 飞入 139 5-3-7 跑马灯 141 5-4 实例演练 142 5-4-1 4位数七段led数码管 142 5-...
课程设计数字电子闹钟.doc
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4 ） 还应控制起闹时间的长短，用74LS123构成单稳态触发器 起闹部分框图 控制起闹时间长短：T=0.28RC(1+0.7k/R) 采用2片74LS138，将控制十位的3-8译码器的A2端作为控制个位3- 8译码器的最高位，这样就可以满足小时...
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4-16译码器VHDL语言设计
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4-16译码器VHDL语言设计， library ieee; use ieee.std_logic_1164.all; entity cjg4_16 is port(DATA:in std_logic_vector(3 downto 0); EN :in std_logic; Y:out std_logic_vector(15 downto 0)); end ent
74LS154译码器
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一个关于74LS154译码器的PDF资料，中文资料，有助于需要的下载
EDA实验报告 七段数码显示译码器的设计
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7段数码管是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
采用2个4选1数据选择器（74LS153）构成1个8选1数据选择器，要求自己设计电路，画出逻辑电路接线图，连接调试，并测试真值表，验证设计电路是否符合要求
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4-16译码器vhedl源程序
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实验题三实验报告3
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复活de四叶草
2013-12-18
很好！！ 就是这样连接的！！
leaver89
2012-11-25
这个程序不是很清楚，不过思路很好。
ioio123ok
2015-05-24
找到了，好嗨皮啊，连上了，可用
willyou1986
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