4-16译码器VHDL语言设计

所需积分/C币:50 2010-11-16 17:31:13 1KB TEXT/PLAIN
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4-16译码器VHDL语言设计, library ieee; use ieee.std_logic_1164.all; entity cjg4_16 is port(DATA:in std_logic_vector(3 downto 0); EN :in std_logic; Y:out std_logic_vector(15 downto 0)); end entity cjg4_16; architecture arch1 of cjg4_16 is begin process(en,data)

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nama6355 代码写的还行,稍调一下能在实验箱上跑。
2014-06-20
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天堂de果冻 代码有点小问题,运行没通过。
2013-06-08
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TsanChao 程序不错,很好用~
2012-06-28
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fup2003 程序写的不错,调试成功了
2012-04-08
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