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设计和修改计数器进制的方法 (2).pdf
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实验七 计 数 器
一、实验目的
1. 熟悉由集成触发器构成的计数器电路及其工作原理。
2. 熟练掌握常用中规模集成电路计数器及其应用方法。
二、实验设备和器材
1.数字实验箱: 一台
2.集成电路:74LS112、74LS74、74LS193、74LS00、74LS08 各一片
选用:74LS20、74LS21、74LS32、 74LS161、74LS190
3.示波器: 一台
三、实验原理和电路
所谓计数,就是统计脉冲的个数,计数器就是实现“计数”操作的时序逻辑电
路。计数器的应用十分广泛,不仅用来计数,也可用作分频、定时等。计数器电路主
要由触发器并配以少量门电路组成。
计数器种类繁多,根据计数体制的不同,计数器可分成二进制(即 2
n
进制)计数
器和非二进制计数器两大类。在非二进制计数器中,最常用的是十进制计数器,其它
的一般称为任意进制计数器。根据计数方法,计数器可分为 加法计数器——随着计数
脉冲的输人而递增计数;减法计数器——随着计数脉冲的输人而递减计数;可逆计数
器——既可递增计数,也可递减计数。根据计数脉冲引入方式不同,计数器又可分为
同步计数器——在同一计数脉冲(CP)的作用下,计数器中的触发器同时改变状态;
异步计数器——在同一计数脉冲(CP)的作用下,计数器中的触发器状态改变不是同
时发生。
1.异步二进制加法计数器
异步二进制加法计数器结构比较简单。图 7.1(a)所示为 4 位二进制(十六进
制)异步加法计数器的逻辑图,触发器选用双 JK 触发器 74LS112 接成 T’触发器形
.
.
Q3
10
9
2Q
2Sd
2J
11
13
12
Q2
4
Q1
10
1J
3
1
2
Q0
4
2J
11
13
12
1
5
1Q
1Sd
1
9
2Q
2Sd
1
5
1Q
1Sd
1J
3
1
2
J=1
CP
K=1
FF3
2CP
7
2Q
2Rd
14
2K
FF2
1CP
6
FF1
2CP
7
FF0
1CP
6
计数脉冲输入
1
1Q
1Rd
1K
15
1
2Q
2Rd
2K
1
1Q
1Rd
1K
U2 B
7 4L S11 2
U2 A
7 4L S11 2
14
7 4L S11 2
U1 B
U1 A
15
7 4L S11 2
Rd
(a) 由74LS112组成的异步二进制加法计数器电路
0000
0001
0010
0011
0100 0101 0110 0111
Q 3Q2Q 1Q0
1111 1110 1101 1100 1011 1010 1001 1000
(b) 二进制加法计数器的状态图
图 7.1 异步二进制加法计数器原理(a)、(b)
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CP
Q0
Q1
Q2
Q3
(C) 异步二进制加法计数器时序图(波形图)
.
图 7.1 异步二进制加法计数器原理(c)
式。图 7.10(b)和(c)分别是其状态图和时序图(即波形图)。
计数脉冲 CP 由触发器 FF
0
的 CP 端输入。由于 74LS112 是 CP 下降沿触发的,因
此 CP 的每个下降沿使 FF
0
触发翻转,Q
0
改变状态;触发器 FF
1
的 CP 端接在 Q
0
上,
当 Q
0
由 1→0 时,其下降沿使 FF
1
触发翻转,Q
1
改变状态;其余各级触发器的连接情
况与 FF
1
相同,即后级(高位)的 CP 连接前级(低位)的 Q,前级(低位)Q 的下
降沿使后级(高位)触发翻转,依次类推。由于各个触发器的触发不是与计数脉冲信
号(CP)同时进行的,所以称为异步计数器。
由状态图可以看出,每输入一个计数脉冲 CP,Q
3
Q
2
Q
1
Q
0
的状态改变一次,状态
组合的变化规律符合二进制数的计数规则,因此可作为二进制数器使用。图中由 4 个
触发器组成的计数电路从起始态 Q
3
Q
2
Q
1
Q
0
=0000,到 Q
3
Q
2
Q
1
Q
0
=1111 共十六个状态,
因此,它是十六进制加法计数器,也称模 16 加法计数器(模 M=16)。
由时序图可以看出:对应计数脉冲 CP 由 1→0 的每个下降沿,Q
0
翻转;当 Q
0
由
1→0 时,Q
1
翻转;当 Q
1
由 1→0 时,Q
2
翻转;当 Q
2
由 1→0 时,Q
3
翻转。
从时序图还可看到, Q
0
的周期是 CP 周期的二倍;Q
1
是 Q
0
的二倍,CP 的四
倍;Q
2
是 Q
1
的二倍,Q
0
的四倍,CP 的八倍;Q
3
是 Q
2
的二倍,Q
1
的四倍,Q
0
的八
倍,CP 的十六倍。所以 Q
0
、Q
1
、Q
2
、Q
3
分别实现了对 CP 的二、四、八、十六分频,这
.
.
Q3
10
9
2Q
2Sd
2J
11
13
12 6
Q2
4
Q1
10
1J
3
1
2
Q0
4
2J
11
13
12
1
5
1Q
1Sd
1
9
2Q
2Sd
1
5
1Q
1Sd
1J
3
1
2
J=1
CP
K=1
FF3
2CP
7
2Q
2Rd
14
2K
FF2
1CP
FF1
2CP
7
FF0
1CP
6
计数脉冲输入
1
1Q
1Rd
1K
15
1
2Q
2Rd
2K
1
1Q
1Rd
1K
U2 B
7 4L S11 2
U2 A
7 4L S11 2
14
7 4L S11 2
U1 B
U1 A
15
7 4L S11 2
Rd
(a) 由74LS112组成的异步减法计数器电路
0000 1111 1110 1101 1100 1011 1010 1001
Q 3Q2Q 1Q0
0001 0010 0011 0100 0101 0110 0111 1000
(b) 异步减法计数器的状态图
图 7.2 异步二进制减法计数器原理 (a)、(b)
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CP
Q0
Q1
Q2
Q3
(C) 异步减法计数器时序图(波形图)
.
图 7.2 异步二进制减法计数器原理 (c)
就是计数器的分频作用。
2.异步二进制减法计数器
图 7.2 为异步二进制减法计数器的逻辑图、状态图和时序图。异步二进制减法计数器
原理可参考异步加法计数器,将图 7.1(a)所示加法计数器电路图中的接线改接:将后级
触发器 CP 端由原来接前级的 Q 端,改接为前级
Q
端即可组成。
3. D 触发器组成异步计数器
使用 D 触发器也可构成异步二进制计数器。使用双 D 触发器 74LS74 构成的 4 位二进制加
法计数器的逻辑电路如图 7.3(a)所示,图中的 D 触发器被改接为 T’触发器。注意:因为
D 触发器 74LS74 是 CP 脉冲的上升沿触发,用 D 触发器构成加法计数器时,后级 CP 必须
与前级的
Q
端连接,才能具有加法计数功能。连接方式与下降沿触发器组成减法计数器的
.
Q3
10
9
2Q
2Sd
2CP
2D
11
12
6
5
Q2
4
1Q
1Sd
Q1
10
9
1CP
1D
3
2 8
2Q
2Sd
2CP
2D
11
12
Q0
4
5
1Q
1Sd
FF3
8
2Q
FF2
1Q
FF1
2Q
FF0
6
1Q
1CP
1D
3
2
CP
计数脉冲输入
2Rd
13
1Rd
1
2Rd
13
1Rd
1
U2B
74 L S74
U2A
74 L S74
U1B
74 L S74
U1A
74 L S74
Rd
(a) 用D触发器的二进制加法计数器逻辑图
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CP
Q0
Q1
Q2
Q3
(b) 上升沿触发器组成的异步二进制加法计数器时序图
.
图 7.3 用双 D 触发器 74LS74 组成的异步二进制加法计数器电路和时序图
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