嵌入式SRAMMBIST优化设计研究.docx_SRAM的mbist资源-CSDN文库

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1. 引言

随着 SoC 芯片集成度不断提高，嵌入式存储器在整个芯片内部所占的比例越来越大，

传统 MBIST 设计方法受测试难度、测试覆盖率、测试效率的制约，已经无法满足当前 SoC

设计的测试需求

[1-3]

，现有的 MBIST 优化技术研究以算法研究或者解决单个问题为主

[4-7]

.另

外，主流的 MBIST 工具可以检测单、双单元故障和部分三单元耦合故障，无法全面的覆

盖三单元耦合故障

[8]

.本文分析了三单元耦合故障的故障机理以及原有测试算法，并以集成

了多块不同种类 SRAM 的 SoC 为例，根据片内 SRAM 的大小、类型、数量和版图布局，

提出了一种精细化 MBIST 优化设计方法，可以覆盖所有三单元耦合故障，并实现 SoC 测

试面积和测试时间的平衡和优化.同时，本文通过增加时钟旁路逻辑，实现了芯片的全速

(At-Speed Testing)测试和低速测试

[9]

，提升了 MBIST 调试的灵活性；通过增加存储器的旁

路逻辑，消除了存储器阴影逻辑带来的数字逻辑扫描测试时的测试覆盖率损失，提升了扫

描测试时的测试覆盖率

[10]

.

2. 传统 MBIST 设计

2.1 MBIST 测试结构

MBIST 是以存储器测试为目标，在电路结构上，相当于在芯片内部集成了一个控制

器(Controller)和一部分旁路逻辑(Bypass Logic)，如图 1 所示.其中，控制器包含一个测试向

量产生器(Pattern Generator)和一个响应比较器(Comparator).测试向量产生器的核心是一个有

限状态机(FSM)电路，该状态机根据所选用算法产生测试向量，实现对存储器的读写操作

控制.响应比较器用于采样存储器的输出，并与期望的结果进行比较，产生判决结果，输出

到芯片的端口.

图 1 MBIST 测试结构

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