Chiplet的现状和需要解决的问题.docx
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2022-12-01
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1. 引言
在半导体行业的发展历史中，单片集成技术与混合集成技术长期并存.集成电路发展的
60 多年时间里，摩尔定律不但指出了集成电路集成度的周期性提高，也暗含了单个晶体管
成本随技术进步而周期性下降.随着半导体制造工艺的进步，单片集成电路的集成度按照摩
尔定律迅速提高，晶体管的特征尺寸从微米量级降到纳米量级，集成度更是从几十个晶体
管增加到数十亿晶体管.所集成的功能从最初的仅有数字逻辑，到后来同时包含数字逻辑、
存储器、A/D&D/A，FPGA 等，实现了一个芯片就是一个系统(SOC).与此同时，将多个单
片集成电路组装在一起的混合集成技术进一步提高了集成度并降低了成本.混合集成技术经
过 MCM→SIP→2.5D→3D 的发展历程，封装密度不断提高，单位体积的功能密度不断上
升.
然而，从 16nm/14nm 节点开始，集成电路设计和制造成本飙升.一个完全规模工艺节
点的更新周期从 18 个月延长到 30 个月甚至更长.半导体工艺技术发展带来的功耗、性能和
面积(PPA)收益下降.今天，最先进的芯片有数十亿个晶体管，但芯片的扩展变得越来越困
难，而且扩展所带来的价格、性能和功率优势的缩减速度都快于晶体管.超过 3 nm 节点
后，FinFET 将失去动力.从 2022 年的 3 nm 节点开始，将转向一种名为“全包栅”的新型晶体
管.设计成本远大于 FinFET.设计一个 28 纳米芯片的平均成本为 4 000 万美元；7 纳米芯片
的设计成本为 2.17 亿美元；5 纳米芯片的设计成本为 4.16 亿美元；3 纳米的设计将耗资
5.9 亿美元
[1]
.当多个连续的工艺节点上开发芯片变得更昂贵和更耗时，继续这样做的动力就
会消失.在 FinFET 工艺节点之前，芯片制造商每更新一次可将晶体管特征尺寸缩小到上一
个节点的 0.7，在同样的功耗下性能提高 40%，面积减少 50%.但这个公式现在不再适用.以
台积电为例，在 7 nm 节点上，晶体管数量提高到 1.84 倍，在相同的速度下功耗降低
30%.5 nm FinFET 工艺在相同的功耗下，速度只能提高 15%
[2]
.而且先进半导体制造代工厂
越来越少，产能有限，小体量客户很难排上，对于小批量生产的电路更是如此.
考虑到并非所有电路都需要用高级节点设计和制造，且同一个芯片上的电路并不是所
有都能从尺寸缩放中受益.在这种情况下，将一个较大的芯片分解成多个更小的芯片，并根
据需要进行混合和匹配的成本更低，产量更高的 Chiplets 方式应运而生.
2. Chiplet 的特点和优点
Chiplet 是由半导体界定义的，意思就是将一个单片集成电路分割为更小的能实现子功
能的器件组件.最简单的情况就是将一个大的逻辑电路分割为多个逻辑 Chiplets.另一个例子
就是将一个混合信号电路划分为模拟和数字 Chiplets.使用 Chiplet，芯片可以集成到像
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