c_ug902-vivado-high-level-synthesis（中文）.pdf

Vivado HLS是赛灵思（Xilinx）推出的高层次综合工具，它能够将C语言、C++或SystemC编写的程序转换为FPGA的寄存器传输级（RTL）描述，这个过程称为综合。FPGA是一种现场可编程门阵列，具有可重构的硬件特性，可以提供大规模并行处理架构，这使得FPGA在性能、成本和功耗方面相比传统处理器都有显著优势。Vivado HLS的主要优势包括提升硬件设计人员的工作效率、为软件设计人员提升系统性能、在C语言层次上开发算法并进行验证、控制综合过程以创建特定的高性能硬件实现，以及通过最优化指令从C语言源代码创建多种实现。 在Vivado HLS中，用户可以利用各种库来增强设计的功能，其中包括任意精度数据类型库、HLS流传输库、HLS数学库、HLS视频库、HLS线性代数库、HLSDSP库和HLSSQL库等。这些库提供了丰富的功能，帮助用户实现特定的功能需求，例如视频处理、数学运算、信号处理和数据库操作等。 Vivado HLS还提供了一些命令参考、GUI参考、接口综合参考以及对不同库函数的详细说明，比如AXI4-Lite从接口C驱动参考和各种函数库的详细参考。此外，Vivado HLS还有C++类和模板、断言、SystemC综合等高级功能，这为具有C++背景的用户或者需要进行系统级设计的用户提供便利。 编码样式方面，Vivado HLS给出了关于如何编写硬件高效型C语言代码的指导，包括不受支持的C语言构造、C语言测试激励文件、函数、循环、数组、数据类型、C语言内置函数、硬件高效型C语言代码、C++类和模板、断言、SystemC综合等方面的信息。这些编码样式的指南有助于用户编写符合硬件开发要求的代码。 此外，Vivado HLS还提供了多种优化策略，比如对设计进行最优化、管理接口、高效硬件的数据类型等，这些优化可以显著提高设计的性能。验证RTL部分则涉及如何验证综合后的RTL代码，确保它符合预期的功能和性能要求。 Vivado HLS的设计流程大致包括：首先使用C语言描述硬件功能，然后利用Vivado HLS工具进行综合，生成RTL代码。设计者可以对这个RTL代码进行仿真测试，验证功能的正确性。生成的RTL代码可以进一步通过Vivado工具集进行布局布线（Place and Route），最终生成可以在FPGA上运行的比特流。 Vivado HLS的高级综合还支持RTL黑盒的设计方式，这使得用户能够将现有的硬件设计无缝集成到高层次综合的流程中。它还包含了波形查看器、超采样率（SSR）FFT等高级特性，用户可以借助这些特性实现特定的算法加速和信号处理功能。 Vivado HLS在每个版本发布时都会提供更新和修订的历史记录，以便用户了解每个新版本相较于旧版本有哪些新特性和改动。用户可以根据修订历史来了解新加入的功能和修正的问题，从而更好地利用Vivado HLS进行FPGA设计。