没有合适的资源?快使用搜索试试~ 我知道了~
基于fpga串口通信verilog
共160个文件
hdb:13个
cdb:13个
rpt:7个
2星 需积分: 32 30 下载量 76 浏览量
2018-12-17
20:49:22
上传
评论 2
收藏 3.23MB ZIP 举报
温馨提示
基于 fpga 串口通信代码,verilog代码编写,实现数据收发
资源推荐
资源详情
资源评论
收起资源包目录
基于fpga串口通信verilog (160个子文件)
_info 2KB
_vmake 26B
uart.vpr.ammdb 539B
uart.root_partition.cmp.ammdb 520B
uart.map.ammdb 133B
uart_run_msim_rtl_verilog.do.bak 855B
uart_drive_tb.v.bak 0B
uart_tx.v.bak 0B
uart_rx.v.bak 0B
bps_rx.v.bak 0B
uart_drive.v.bak 0B
uart_run_msim_rtl_verilog.do.bak1 875B
uart_run_msim_rtl_verilog.do.bak2 855B
uart.cmp.bpm 595B
uart.map.bpm 567B
uart.cmp.cdb 24KB
uart.root_partition.cmp.cdb 11KB
uart.map.cdb 9KB
uart.root_partition.map.cdb 9KB
uart.rtlv_sg.cdb 7KB
uart.(1).cnf.cdb 4KB
uart.(2).cnf.cdb 3KB
uart.(0).cnf.cdb 2KB
uart.map_bb.cdb 2KB
uart.root_partition.map.hbdb.cdb 2KB
uart.(3).cnf.cdb 1KB
uart.rtlv_sg_swap.cdb 1KB
uart.root_partition.map.reg_db.cdb 222B
uart.cdf 330B
logic_util_heursitic.dat 7KB
_primary.dat 1KB
_primary.dat 983B
_primary.dat 881B
_primary.dat 705B
_primary.dat 698B
uart.db_info 144B
uart.db_info 144B
_primary.dbs 1KB
_primary.dbs 1KB
_primary.dbs 1004B
_primary.dbs 1001B
_primary.dbs 703B
uart.tiscmp.slow_1200mv_85c.ddb 139KB
uart.tiscmp.slow_1200mv_0c.ddb 139KB
uart.tiscmp.fast_1200mv_0c.ddb 137KB
uart.tiscmp.fastest_slow_1200mv_0c.ddb 112KB
uart.tiscmp.fastest_slow_1200mv_85c.ddb 112KB
uart.asm_labs.ddb 8KB
uart.tis_db_list.ddb 306B
uart.root_partition.cmp.dfp 33B
uart_run_msim_rtl_verilog.do 855B
uart.done 26B
uart.root_partition.map.dpi 957B
uart.root_partition.map.hbdb.hb_info 46B
uart.cmp.hdb 16KB
uart.rrp.hdb 15KB
uart.map.hdb 14KB
uart.root_partition.cmp.hdb 14KB
uart.pre_map.hdb 14KB
uart.rtlv.hdb 14KB
uart.root_partition.map.hbdb.hdb 13KB
uart.root_partition.map.hdb 13KB
uart.map_bb.hdb 11KB
uart.(2).cnf.hdb 1KB
uart.(0).cnf.hdb 1KB
uart.(1).cnf.hdb 1KB
uart.(3).cnf.hdb 829B
uart.hier_info 5KB
uart.hif 645B
uart.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd 729KB
uart.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd 727KB
uart.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd 723KB
uart.lpc.html 1KB
uart.cmp.idb 2KB
modelsim.ini 11KB
uart.jdi 223B
uart_partition_pins.json 329B
uart.map.kpt 2KB
uart.root_partition.map.kpt 2KB
uart.cmp_merge.kpt 206B
.cmp.kpt 202B
uart.cmp.logdb 8KB
uart.map_bb.logdb 4B
uart.map.logdb 4B
uart.root_partition.cmp.logdb 4B
msim_transcript 3KB
uart.sgate.nvd 11KB
uart.sgate_sm.nvd 241B
uart.pin 33KB
verilog.prw 579B
verilog.prw 578B
verilog.prw 478B
verilog.prw 314B
verilog.prw 205B
verilog.psm 12KB
verilog.psm 10KB
verilog.psm 8KB
verilog.psm 7KB
verilog.psm 7KB
uart_assignment_defaults.qdf 55KB
共 160 条
- 1
- 2
资源评论
- 更如.2023-06-04#内容缺失 不能运行·
weixin_43697740
- 粉丝: 0
- 资源: 1
上传资源 快速赚钱
- 我的内容管理 展开
- 我的资源 快来上传第一个资源
- 我的收益 登录查看自己的收益
- 我的积分 登录查看自己的积分
- 我的C币 登录后查看C币余额
- 我的收藏
- 我的下载
- 下载帮助
最新资源
- Screenshot_20240427_031602.jpg
- 网页PDF_2024年04月26日 23-46-14_QQ浏览器网页保存_QQ浏览器转格式(6).docx
- 直接插入排序,冒泡排序,直接选择排序.zip
- 在排序2的基础上,再次对快排进行优化,其次增加快排非递归,归并排序,归并排序非递归版.zip
- 实现了7种排序算法.三种复杂度排序.三种nlogn复杂度排序(堆排序,归并排序,快速排序)一种线性复杂度的排序.zip
- 冒泡排序 直接选择排序 直接插入排序 随机快速排序 归并排序 堆排序.zip
- 课设-内部排序算法比较 包括冒泡排序、直接插入排序、简单选择排序、快速排序、希尔排序、归并排序和堆排序.zip
- Python排序算法.zip
- C语言实现直接插入排序、希尔排序、选择排序、冒泡排序、堆排序、快速排序、归并排序、计数排序,并带图详解.zip
- 常用工具集参考用于图像等数据处理
资源上传下载、课程学习等过程中有任何疑问或建议,欢迎提出宝贵意见哦~我们会及时处理!
点击此处反馈
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功