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source_code_source_code_乘法器复用_64乘法器_分时复用_verilog/FPGA/乘法器
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分时复用
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2020-06-01
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五一特惠：¥9.90
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64位乘法器，底层调用5个16位乘法单元IP，使用分时复用
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基为64的可扩展模乘法器设计
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针对Tenca提出的基为8的Montgomery模乘器，采用基为64的改进设计，使其在不同运算长度下，运算速度比Tenca的设计平均提高了48%。同时对硬件设计进行了优化，缩短了关键路径的延迟。该设计具有良好的可扩展性，能够支持任意位数的模乘运算，可广泛应用于不同性能和面积需求的公钥密码协处理器设计。
实战训练6 16位乘法器芯片设计_乘法器_fpga_
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实战训练6 16位乘法器芯片设计，硬件乘法器设计，可以参考
分时复用时CPLD设计变频系统中的应用
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要介绍利用MaxplusII软件来实现VVVF控制SPWM变频调速的方法。设计中提出一种三相分时运算思路,详细阐明其具体实现方式。试验证明,CPLD应用于变频调速系统控制是非、常有效的,使用分时复用电路大大减少了CPLD使用逻辑门的数目。
时分复用与解复用实验
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时分复用与解复用实验；实验内容，步骤，实验总结
时分复用代码
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用matlab仿真时分复用的调制解调过程
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用Verilog Hdl语言实现的光伏系统最大功率跟踪的源代码，内包含程序解释说明。
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基于fpga的64位乘法器的实现，基于Verilog
verilog 乘法器代码
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fpga verilog 16位有符号数乘法器，
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改进的verilog乘法器，改进了此项乘法，更利于在硬件中的使用
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vivado 调用乘法器IP核实现乘法运算
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８＊８的乘法器verilog源代码,经过编译仿真的，绝对真确，对初学者很有帮助
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用verilog来设计乘法器，非常全面，非常基础。
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16点FFT浮点数运算VHDL实现，基于乘法器和加减法器
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verilog实现的流水线8位乘法器，效率高，代码简洁经典
用Verilog实现阵列乘法器
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用Verilog实现阵列乘法器，采用的是流水线的做法
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八位快速乘法器设计verilog HDL
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fpga 8位乘法器 verilog HDL 源代码；带有tstbench文件
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收集整理常用的一些串口工具，比如串口波形显示，modbus协议调试，串口多条发送等各种功能软件。
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OLED 屏幕显示时间，温度。时间可以校准，屏幕通过取模，可以显示汉字。
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m0_66118301
2023-03-14
#毫无价值没有注释，新人看不懂
コンフィデンス
2023-02-12
感谢大佬分享的资源，对我启发很大，给了我新的灵感。
山崩海啸
2021-11-17
用户下载后在一定时间内未进行评价，系统默认好评。
m0_74993569
2023-12-21
感谢大佬，让我及时解决了当下的问题，解燃眉之急，必须支持！
IC.DDSu
2023-01-15
感谢大佬，让我及时解决了当下的问题，解燃眉之急，必须支持！
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心梓
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