标题中的"AES_128bit_7Z020_AES128bitverilog_AES_"暗示了我们讨论的主题是关于AES（高级加密标准）128位加密算法的Verilog实现。AES是一种广泛使用的对称加密算法，常用于保护数据的安全性。128位是指密钥的长度，它提供了足够的安全性，同时也保持了相对较高的加密速度。
描述中提到的"状态机非流水线"，意味着这个设计可能采用了一个非流水线化的状态机来控制AES的加密过程。在数字电路设计中，状态机是一种常见的控制结构，它按照预定的顺序执行一系列操作。非流水线设计通常比流水线设计简单，但可能在处理速度上稍逊一筹，因为每个步骤必须在下一个步骤开始之前完成。
Vivado是Xilinx公司提供的一个集成开发环境（IDE），主要用于FPGA（现场可编程门阵列）和SoC（系统级芯片）的设计、仿真和实现。因此，这里的AES128bitverilog项目很可能是一个用Verilog硬件描述语言编写的FPGA实现，用于在Vivado平台上进行设计和验证。
标签"AES128bitverilog"和"AES"进一步确认了我们的讨论重点，即AES128位加密算法的Verilog代码实现。Verilog是一种硬件描述语言，用于描述数字系统的结构和行为。使用Verilog，开发者可以创建逻辑门、触发器、寄存器等基本逻辑单元，进而构建复杂的数字系统，如AES加密引擎。
在AES的实现中，一般会包括以下几个关键步骤：
1. **Key Expansion**：将128位的原始密钥扩展成多个轮密钥，用于后续的加密过程。
2. **AddRoundKey**：每个轮的开始，将轮密钥与明文数据异或，初始化当前轮的加密。
3. **SubBytes**：使用S盒（S盒是一个非线性的转换表）对每个字节进行替换操作，增加非线性特性。
4. **ShiftRows**：按行进行循环左移，增加混淆效果。
5. **MixColumns**：对矩阵的每一列进行线性变换，增强混合性。
6. **Final Round**：最后一轮不进行MixColumns操作，但仍然有AddRoundKey。
在Vivado中，这些步骤将被转化为Verilog代码，通过逻辑综合生成FPGA的配置，实现硬件加密功能。开发者需要考虑到效率和面积优化，确保设计能够在目标FPGA上高效运行，同时占用尽可能少的逻辑资源。
压缩包中的"AES_128bit_7Z020"文件很可能是包含整个AES128bitverilog设计的源代码、测试向量、或者经过编译和综合后的网表文件。为了深入理解并复现这个设计，我们需要解压这个文件，查看其内容，包括可能的Verilog模块、测试平台、Makefile等。
这个项目提供了一种使用Verilog在Vivado平台上实现AES128位加密算法的实例，对于学习硬件加密、FPGA设计和Verilog编程的人来说，这是一个宝贵的资源。
