aes.rar_AES_AES 128bit VHDL_AES VHDL_aes in xilinx_aes xilinx

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 19:58:50 04/23/2009 // Design Name: // Module Name: AES // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module AES(clk,key,dataout,datain,contral,contral1 ); input clk,contral,contral1; input[127:0] key; input[127:0] datain; output[7:0] dataout; reg[7:0] s_box[0:255]; reg[7:0] keyexp[0:175]; reg[7:0] dataout; reg[7:0] temp1,temp2,temp3,temp4; reg[7:0] state[15:0]; reg[7:0] Xtime2Sbox[0:255]; reg[7:0] i,j,m; parameter rcon1='h01, rcon2='h02, rcon3='h04, rcon4='h08, rcon5='h10, rcon6='h20, rcon7='h40, rcon8='h80, rcon9='h1b, rcon10='h36; initial begin i=0; m=0; j=0; Xtime2Sbox[0]=8'h00; Xtime2Sbox[1]=8'h02; Xtime2Sbox[2]=8'h04; Xtime2Sbox[3]=8'h06; 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