1
基于 FPGA 的等精度频率计设
在 FPGA 芯片中主要有以下几个模块构成，D 型触发器，2 个 32 位计数器，锁存器，
NIOS II 软核处理器。
D型触
发器
计数器1
计数器2
锁存器
NIOS II
CPU
FS
FX
TC
D 型触发器的 VHDL 程序如下：
--d.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY d IS
PORT(
d :in std_logic;
clk :in std_logic;
q,qn :out std_logic
);
END d;
ARCHITECTURE rt3 of d IS
BEGIN
PROCESS(clk)
BEGIN
IF (clk'event and clk='1') THEN
q<=d;
qn<=NOT d;
END IF;
END PROCESS;
