全数字锁相环
摘要:叙述了全数字锁相环的工作原理,提出了应用 VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件 CPLD
予以实现,给出了系统主要模块的设计过程和仿真结果。
0 引言
全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工
作稳定、调节方便等优点。在调制解调、频率合成、FM 立体声解码、图像处理等各个方面得到广泛的应用。随着电子
设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如 CPLD 或 FPGA) 和 VHDL 语言来设计专用芯片 ASIC 和
数字系统,而且可以把整个系统集成到一个芯片中,实现系统 SOC ,构成片内锁相环。下面介绍采用 VHDL 技术设计 DPLL
的一种方案。
1 DPLL 的基本结构
全数字锁相环结构框图如图 1 所示, 由数字鉴相器、数字环路滤波器和数控振荡器 3 部分组成。
设计中数字鉴相器采用了异或门鉴相器;数字环路滤波器由变模可逆计数器构成(模数 K 可预置) ;数控振荡器由加/
减脉冲控制器和除 N 计数器构成。
可逆计数器和加/ 减脉冲控制器的时钟频率分别为 Mf
0
和 2Nf
0
。这里 f
0
是环路的中心频率,一般情况下 M 和 N
为 2 的整数幂。时钟 2Nf
0
经除 H( = M/2N) 计数器得到。
2 数字锁相环的原理与实现
全数字锁相环原理如图 2 所示, 其中: clk 为时钟频率,等于 32f
0
; U1 为输入,频率为 f
0
; j 为异或门鉴相器的输出,
它作为变模可逆计数器的方向控制信号;out 为加/ 减脉冲控制器的输出; U2 为 DPLL 的输出,在相位锁定的频率为 f
0
,
相位与输入 U1 相差 Π/ 2 ; D、C、B 、A 可预置变模可逆计数器的模数,它在 0001 —1111 范围内变化, 相应的模数在
2.3 —2. 17 范围内变化; En 为可逆计数器使能端。
