pll.rar_ALL-DIGITALPLL_PLL_PLL20VHDL_pllvhdl_vhdlpll

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PLL（Phase-Locked Loop，相位锁定环路）是一种在通信、数字信号处理以及电子工程等领域广泛应用的技术。在VHDL编程中，PLL是实现高速、高性能系统的关键组成部分，尤其在数字集成电路设计中扮演着重要角色。这个"pll.rar_ALL-DIGITAL PLL_PLL_PLL20 VHDL_pll vhdl_vhdl pll"压缩包包含了一个全数字PLL的设计实例，旨在帮助理解和应用PLL技术。我们要理解什么是全数字PLL（All-Digital PLL）。与传统的模拟PLL不同，全数字PLL完全由数字逻辑电路组成，包括数字鉴相器、数字滤波器和数字频率合成器等部分。这种设计方式具有更高的精度、可配置性和集成度，适应了现代半导体工艺的发展。在这个VHDL程序中，PLL的主要组成部分可能包括以下几点： 1. **数字鉴相器**：比较参考时钟和输出时钟之间的相位差，产生误差信号。在VHDL中，这通常通过比较两个时钟的边沿来实现。 2. **数字低通滤波器（LPF）**：处理鉴相器产生的误差信号，平滑噪声并决定系统的响应速度。VHDL代码会定义滤波器的系数和结构，如无记忆型或有记忆型滤波器。 3. **分频器（Divider）**：根据滤波器的输出调整分频比，改变输出时钟的频率。在VHDL中，这通常通过计数器实现。 4. **压控振荡器（VCO）**：在全数字PLL中，VCO被替换为数字频率合成器，它根据分频器的输出产生新的时钟频率。在VHDL中，这可能通过查找表（LUT）或计数器实现。 5. **控制逻辑**：协调鉴相器、滤波器、分频器和VCO的工作，确保整个系统的稳定运行。压缩包中的"pll.doc"文档可能是设计的详细说明、使用指南或者PLL工作原理的解释。通过阅读这份文档，你可以获得关于PLL设计的更多细节，如具体VHDL代码结构、设计参数选择以及如何仿真和测试设计。这个VHDL PLL程序是学习和实践数字PLL设计的一个宝贵资源。通过分析和理解代码，你可以掌握PLL在数字系统中的应用，以及如何使用VHDL来实现这样的高级功能。同时，它也可以作为参考，帮助你在自己的设计项目中实现类似的功能。

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pll.doc 70KB

--/

--/ File : pll.vhd

--/ Author : ParthusCeva Inc.

--// Date : Mon Feb 17 06:08:33 2003

--// Info : Job No = 12364215

--/ This code is confidential and proprietary product of ParthusCeva. Any

--/ unauthorized use, reproduction or transfer of this code is strictly

--/ prohibited.

--/__________________________________________________________________

_____

--/

--/ Entity & Architecture : xtop4215

--/ Author : ParthusCeva Inc.

--/__________________________________________________________________

_____

--/

--/ Description: This entity/architecture contains a VHDL behavioural

--/ (non-synthesizable) model of the entire PLL.

--/__________________________________________________________________

_____

--/

library ieee;

use ieee.std_logic_1164.all;

entity xtop4215 is

port (

refClk : in std_logic;

porL : in std_logic;

sleepL : in std_logic;

forceBypass : in std_logic;

FBD0 : in std_logic;

FBD1 : in std_logic;

FBD2 : in std_logic;

FBD3 : in std_logic;

FBD4 : in std_logic;

FBD5 : in std_logic;

FBD6 : in std_logic;

FBD7 : in std_logic;

IPD0 : in std_logic;

IPD1 : in std_logic;

IPD2 : in std_logic;

IPD3 : in std_logic;

IPD4 : in std_logic;

IPD5 : in std_logic;

IPD6 : in std_logic;

IPD7 : in std_logic;

xClk01 : out std_logic;

xClk02 : out std_logic;

xClk03 : out std_logic;

pllLock : out std_logic;

sysResetL : out std_logic);

end xtop4215;

architecture beh of xtop4215 is

component pllCore4215

port (

divClkin : in std_logic;

porL : in std_logic;

sleepL : in std_logic;

VCODelayed : in std_logic;

FBD : in std_logic_vector(7 downto 0);

fbClk : out std_logic;

lockDetAsync : out std_logic;

vcoClk : buffer std_logic;

filterVoltageBus: out real);

end component;

component pllDig4215

port (

porL : in std_logic;

sleepL : in std_logic;

lockDetAsync : in std_logic;

refClk : in std_logic;

vcoClk : in std_logic;

forceBypass : in std_logic;

divClk : buffer std_logic;

IPD : in std_logic_vector(7 downto 0);

xClk01 : out std_logic;

xClk02 : out std_logic;

xClk03 : out std_logic;

pllLock : out std_logic;

sysResetL : out std_logic);

end component;

signal divClk : std_logic;

signal fbClk : std_logic;

signal iFBD : std_logic_vector(7 downto 0);

signal iIPD : std_logic_vector(7 downto 0);

signal vcoClk : std_logic;

signal lockDetAsync : std_logic;

signal filterVoltageBus : real;

begin -- beh

-- synopsys translate_off

iFBD <= FBD7 & FBD6 & FBD5 & FBD4 & FBD3 & FBD2 & FBD1 & FBD0;

iIPD <= IPD7 & IPD6 & IPD5 & IPD4 & IPD3 & IPD2 & IPD1 & IPD0;

IpllCore : pllCore4215

port map (

divClkin => divClk,

porL => porL,

sleepL => sleepL,

FBD => iFBD,

VCODelayed => vcoClk,

fbClk => fbClk,

lockDetAsync => lockDetAsync,

vcoClk => vcoClk,

filterVoltageBus=> filterVoltageBus);

IpllDig : pllDig4215

port map (

porL => porL,

sleepL => sleepL,

lockDetAsync => lockDetAsync,

refClk => refClk,

vcoClk => vcoClk,

forceBypass => forceBypass,

divClk => divClk,

IPD => iIPD,

xClk01 => xClk01,

xClk02 => xClk02,

xClk03 => xClk03,

pllLock => pllLock,

sysResetL => sysResetL);

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