CPLD 程序设计思想
摘 要 ：本文主要讲述 C2 设计题目的设计思想及操作过程，详细介绍了每一步的设计程序
及最后的总程序。
关键词：6 进制递增计数器 ，D 触发器 ，七段译码器，开关 ，时钟脉冲
1. 题目要求
C2：设计一个 6 进制递增计数器，计数信号通过 K0 产生并输入。计数结果利用试验仪
上的数码管 LED2 显示。
2. 设计思想
2.1 D 触发器设计
用一个 D 触发器来实现“计数信号通过 K0 产生并输入”，实现方法是：D 触发器具
有输出 Q=D 的特性，故将开关 K0 作为输入与 D 连接，则在开关断开时就产生一低
电平，开关闭合时产生一个高电平，这个上升沿可以作为触发计数器计数的信号。
由于计数器都是在脉冲的上升沿开始计数，因此开关应重复进行断开与闭合的操作，
若开关保持一个状态不变，则计数器亦停止计数。D 触发器的 CLOCK 端接硬件时钟
端（晶振的频率：1MHZ）在 CLOCK 的上升沿，D 触发器的输出跟随输入。
波形如下：
由手动开关 K0 在 D 端产生一脉冲，即可在 Q 端产生一脉冲，此脉冲可作为计数器的时钟脉
冲。
D 触发器的图像编辑程序如下图
