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简易数字频率计

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实验一简易数字频率计设计

[实验目的和要求]

1、熟悉 ISE 开发环境

2、熟悉 Verilog HDL 的设计流程

3、了解数字频率计的原理

4、利用硬件描述语言完成简易数字频率计的设计

[实验内容]

1、熟悉各菜单功能及使用方法

2、熟悉数字系统设计的流程

3、熟悉 ISE 调试 Verilog HDL 程序的方法

4、数字频率计的原理：

对于频率较高的待测信号：采用一个标准的时钟，在单位时间里（如 1s）对被测信号

的脉冲数进行计数，即为信号的频率。

根据原理进行系统的模块划分：整个系统可以分为 3 个模块：控制模块、计数测量模

块和数据锁存器。

5、完成上面系统的硬件描述语言的代码设计。

1、头函数：

module TOP(clk,rst,sout,bb);

input clk;

input rst;

控制

模块

标准时钟

系统复位

计数

模块

待测信号

LOAD

COUNT_RST

COUNT_EN

锁存

器

显示

锁存

output [3:0] sout;

output [6:0] bb;

reg[3:0] sout;

reg[6:0]bb;

wire[3:0]sel,out1,out2,out3,out4,q1,q2,q3,q4;

wire[6:0]out;

CP1 a1(clk,rst,c1);

CP2 a2(clk,rst,c2);

COUNT10 a3(c2,rst,c1,out1,out2,out3,out4);

LAT a4(out1,out2,out3,out4,c1,q1,q2,q3,q4);

DIS a5(clk,rst,q1,q2,q3,q4,sel,out);

always@(posedge clk or negedge rst)

begin if(!rst)begin sout<=0;bb<=0;end

else begin sout<=sel;bb<=out;end

end

endmodule

校准时钟：

module CP1(clk,rst,c1);

input clk;

input rst;

output c1;

reg c1;

reg [30:0] counter;

always@(posedge clk or negedge rst)

begin

if(!rst) begin c1<=0;counter<=0;end

else if(counter<50000000) counter<=counter+1;

else if(counter==50000000) begin counter<=0;c1<=~c1; end

end

endmodule

待测时钟：

module CP2(clk,rst,c2);

input clk;

input rst;

output c2;

reg c2;

reg [30:0] counter;

always@(posedge clk or negedge rst)

begin

if(!rst) begin c2<=0;counter<=0;end

else if(counter<500000) counter<=counter+1;

else if(counter==500000) begin counter<=0;c2<=~c2; end

end

endmodule

计数程序：

module COUNT10(c2,rst,c1,out1,out2,out3,out4);

input c2;

input rst;

input c1;

output [3:0] out1;

output [3:0] out2;

output [3:0] out3;

output [3:0] out4;

reg[3:0]out1,out2,out3,out4;

always@(posedge c2 or negedge c1)

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