seria-to-parallel.rar_SERIAL TO PARALLEL _串并转换

串并转换很简单，就是移位寄存器，后面最好跟一个锁存器，实现你所要求的功能需要四位移位寄存器和四位锁存器，锁存器的作用就是保持并行数据在移位时不发生变化： 程序1 module shift(nreset,clk,en,in,out); input nreset,clk,en,in; output [3:0] out; reg [1:0] count;//移位计数，控制并行数据更新，这里是4bit并行数据 reg [3:0] data; reg [3:0] out; /* 移位计数，用于并行数据输出，也可以外加一个脉冲控制数据边界，这里移位4bit就并行输出一次*/ always@(posedge clk or negedge nreset) begin if(~nreset) count <= 2'b00; else if(en) count <= count + 2'b01; end //移位 always@(posedge clk or negedge nreset) begin if(~nreset) data <= 4'b0000; eale if(en) data <= {data[2:0],in}; end //并行输出 always@(posedge clk or negedge nreset) begin if(~nreset) out <= 4'b0000; else if(en && (count==2'b11)) out <= data; end endmodule 程序2： module sp_top(scl,rst,en,sda,data_out,en_out); input scl;//50MHz主时钟信号 input rst;//复位信号，高有效 input en;//数据输入使能，高有效 input sda;//串行输入数据 output[7:0] data_out;//并行输出数据 output en_out;//输出使能信号，高有效 wire[7:0] data_reg;//并行输出数据寄存器 wire rdy; series_in series_in(scl,rst,en,sda,data_reg,rdy); parallel_out parallel_out(scl,rst,data_reg,rdy,data_out,en_out); endmodule --------------------------------------------------------------------------------------------------------------------------------------------------- module series_in(scl,rst,en,sda,data_reg,rdy); input scl; input rst; input en; input sda; output[7:0] data_reg; output rdy; reg[7:0] data_reg; reg[2:0] i; reg rdy; always @ ( posedge scl )begin if(rst) begin i <= 3'd0; data_reg <= 8'dz; rdy <= 0; end else if(en) begin data_reg <= {data_reg[6:0],sda}; i <= i+1; if(i==3'd7) rdy <= 1; else rdy <= 0; end else begin i <= 3'd0; data_reg <= 8'dz; rdy <= 0; end end endmodule